CN2550901Y - 覆晶封装结构 - Google Patents

覆晶封装结构 Download PDF

Info

Publication number
CN2550901Y
CN2550901Y CN02241213U CN02241213U CN2550901Y CN 2550901 Y CN2550901 Y CN 2550901Y CN 02241213 U CN02241213 U CN 02241213U CN 02241213 U CN02241213 U CN 02241213U CN 2550901 Y CN2550901 Y CN 2550901Y
Authority
CN
China
Prior art keywords
semiconductor wafer
packing structure
heating panel
composite packing
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN02241213U
Other languages
English (en)
Inventor
钱家锜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Via Technologies Inc
Original Assignee
Via Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Via Technologies Inc filed Critical Via Technologies Inc
Priority to CN02241213U priority Critical patent/CN2550901Y/zh
Application granted granted Critical
Publication of CN2550901Y publication Critical patent/CN2550901Y/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

一种覆晶封装结构，包括一半导体晶片、一散热板、一介电层以及一金属连接层。半导体晶片的正面具有复数个金属垫，其背面系固定于散热板之上，介电层则是沉积于散热板表面并将半导体晶片封装于其中，金属连接层系设于介电层的表面并具有复数条金属导线，每一条金属导线系透过一金属导电塞分别连接至半导体晶片的每一个金属垫。

Description

覆晶封装结构
技术领域
本实用新型涉及半导体晶片的封装结构，特别是指一种覆晶封装结构。
技术背景
覆晶(Flip Chip)封装是一种将半导体晶片与基板相互连接的先进封装技术，在封装的过程中，半导体晶片会被翻覆过来直接与基板的金属导线电性连接。
如图1所示，是习知技术的覆晶封装结构剖面图，包括一封装基板(substrate)10、一半导体晶片12、复数个突块(bumps)14、一填隙层(underfill)以及复数个锡球(solder balls)。封装基板10为绝缘材质，其一侧表面分别具有第一金属连接层101以及第二金属连接层102，上述第一、第二金属连接层101、102分别具有复数条金属导线，并利用复数个金属导电塞11(via)导通连接，半导体晶片12的正面具有复数个金属垫(die pads)，金属垫表面必须先长出下金属层(under bump metallurgy，UBM)之后才能够形成突块14，半导体晶片12是利用其表面的突块14与封装基板10的第一金属连接层101的金属导线互相焊接结合，并以填隙层16加强半导体晶片12与封装基板10之间的机械黏著强度，又第二金属连接层102的每一条金属专线系分别设有焊垫，复数个焊接锡球18则是分别焊接于焊垫之上。
但习知技术仍然具有许多缺点：
1、习知技术在封装过程中，必须先在金属垫表面形成下金属层，之后再形成突块，使半导体晶片可以藉由突块结合于封装基板的第一金属连接层之上。然而，形成下金属层与突块都是一种成本很高的制程方法。
2、习知技术所使用的封装基板通常是多层基板(4层或6层金属连接层)，但这样的基板通常制造成本较高。
3、对于用以进行半导体晶片电性量测的探针卡(probe card)而言，若是适用于具有突块的半导体晶片其成本较高。
4、习知技术在进行多晶粒模组(multi-chip module，MCM)的覆晶封装时，若所封装的半导体晶片彼此之间的厚度不相同，将使得该多晶粒模组不易与散热板相结合，而影响到整体的散热效果。
发明内容
本实用新型的主要目的在于提供一种覆晶封装结构。
本实用新型的另一目的在于提供一种覆晶封装的制程方法。
上述本实用新型的主要目的是这样实现的：
一种覆晶封装结构，包括有：
一半导体晶片，其正面具有复数个金属垫；
一散热板，可供该半导体晶片的背面固定于其上；
一介电层，沉积于该散热板表面并将该半导体晶片封装于其中；以及
一金属连接层，设于该介电层表面，并由复数条金属导线所组成，且透过复数个金属导电塞将每一条金属导线分别连接至该半导体晶片的每一个金属垫。
该散热板为金属材质，其表面并设有一容置槽可将该半导体晶片的背面固定于其中。
该半导体晶片是利用银胶固定于散热板之上。
该介电层是由绝缘材质所组成，其热膨胀系数是与该散热板相近为最佳。
该介电层是由不同的材质形成多层复合层而成，其热膨胀系数是与该散热板相近为最佳。
该金属连接层的每一个金属导线系分别连接至一接触垫，该接触垫可供焊接锡球或利用一测试探针卡对该半导体晶片进行电性测试。
该金属连接层表面更覆盖有一层防焊层，该防焊层系用以保护金属连接层的金属导线，并在该接触垫的位置处设置开孔。
该散热板在该半导体晶片的周围更具有一内嵌式元件，该电介电层在进行沉积时同时将该内嵌式元件封装于其中。
该内嵌式元件为一被动元件。
该内嵌式元件为另一半导体晶片，使得该覆晶封装结构成为多晶粒模组。
由上述可见：本实用新型所公开的覆晶封装结构包括一半导体晶片、一散热板、一介电层以及一金属连接层。在半导体晶片的正面具有复数个金属垫，其背面则是宜接固定在散热板上，介电层系以沉积的方式形成于散热板表面，并同时将半导体晶片封装于其中，在介电层的表面则是设有金属连接层，其系由复数条金属导线所组成，上述金属连接层的每一条金属导线均透过一金属导电塞分别与半导体晶片的每一个金属垫互相导通，此外，每一条金属导线更可以连接至一接触垫(pad)，该接触垫可供焊接锡球或利用测试探针对半导体晶片进行电性测试。
上述本实用新型的另一目的是这样实现的：
本实用新型的另一实施例则是公开覆晶封装的制程方法，其步骤包括：首先提供一散热板；再将一半导体晶片的背面固定在散热板上；之后在散热板的表面沉积一层介电层，并同时将半导体晶片封装于其中；再以化学机械研磨制程方法(CMP)对介电层进行研磨；在完成平坦化之后再以激光钻孔或乾蚀刻方式在介电层表面形成复数个导电塞通孔，其中每一个导电塞通孔均与半导体晶片正面的每一个金属垫相对应；再以沉积方式在介电层表面形成一金属连接层，在沉积的同时并将每一个导电塞通孔填满以形成复数个金属导电塞；最后再以微影和蚀刻制程方法在金属连接层表面形成复数条金属导线以及复数个接触垫。
综上所述，本实用新型所公开的覆晶封装结构与习知技术相较，具有下列的优点：
1.本实用新型系以金属导电塞直接连接金属连接层的金属导线与半导体晶片的金属垫，无需另外制作下金属层(UBM)和突块，因此可以降低封装制程方法的成本。
2.本实用新型的封装结构不需使用多层基板(4层或6层金属连接层)，因此可以大幅降低封装制程方法的成本。
3.本实用新型的半导体晶片不需要制作突块，因此不须使用成本较高的探针卡，可降低电性量测的成本。
4.本实用新型的金属散热板具有电磁屏蔽功能，可防止静电破坏半导体晶片，并且可以增加散热效果和防止湿气入侵。
5.本实用新型在应用于多晶粒模组的覆晶封装时，即使半导体片彼此之间厚度不同，也可以很容易与散热板相结合以获得较佳的散热效果。
6.本实用新型可以很容易在封装结构的二侧面获得全面性的平坦化。
7.本实用新型更可以利用增生技术(build-up process)，在介电层表面形成增生层(build-up laver)，以形成具有多层金属导电层(muiti-layerinterconnect)的半导体封装模组。
8.本实用新型所公开的LGA(land grid array)封装型态可以轻易地转换成PGA(Pin grid array)、CGA(column grid array)或是BGA(ball grid array)封装型态。
附图说明
图1  习知技术的覆晶封装结构的剖面图；
图2  本实用新型的覆晶封装结构的第一实施例图；
图3  本实用新型的覆晶封装结构的第二实施例图；
图4  本实用新型的覆晶封装结构的第三实施例图；
图5  本实用新型的覆晶封装结构的第四实施例图；
图6  本实用新型的覆晶封装结构的第五实施例；
图7  本实用新型的覆晶封装结构的第六实施例图；
图8至图15  本实用新型的覆晶封装的制程方法示意图。件号说明：
10  封装基板                             101 第一金属连接层
102 第二金属连接层                       11  金属导电塞
12  半导体晶片                           14  突块
16  填隙层                               18  锡球
20  半导体晶片                           20  金属垫
21  金属导电塞                           22  散热板
22  容置槽                               222 边墙
23  防焊层                               24  介电层
25  内嵌式元件                           26  金属连接层
261 接触垫                               27  导电塞通孔
28  银胶
具体实施方式
为对本实用新型的目的、特征及功效有更进一步的了解与认同，兹配合图式详细说明如下：
参阅图2所示，其系为本实用新型覆晶封装结构的第一实施例图，其包括一半导体晶片20、一散热板22、一介电层24以及一金属连接层26。半导体晶片20的正面具有复数个金属垫(die pads)201，散热板22表面设有一容置槽221(recessed cavity)，其四周则是设有边墙222(side wall)用以强化封装结构，半导体晶片20的背面系固定于容置槽22之中，其固定的方法是先在散热板22表面涂上银胶(silver epoxy)28，再以光学照相机(CCD camera)进行对准与定位，使半导体晶片20确实压紧在银胶28上，再进行热固化制程方法将其固定住。该散热板22系为金属或是半金属材质(semi-metallic)，例如铜合金或是钨铜合金等，并以冲压(stamping)成形方式制造而成，散热板22的热膨胀系数必须与介电层24相近，其目的在于避免覆晶封装结构在温度改变时会产生翘曲、弯矩或裂痕(crack)，其所选用的热膨胀系数以介于4PPm/℃到18PPm/℃的范围为最佳，此外，为了增加散热效率，散热板22的热传导系数最好超过100W/m×K。
介电层24是绝缘材质(insulating dielectric material)，其系以涂布或沉积的方式形成于散热板表面，沉积时并同时将半导体晶片20封装于其中，介电层24所选用的材质可以是环氧复合物物(epoxy compounds)、复硫亚氨复合物(polyimide compounds)或其他有机复合物(organic compounds)，甚至是无机复合物(organic components)，例如二氧化硅(silicon oxide)或氧化铝(aluminum oxide)等，此外也可以从上述材质中选用不同的材质形成多层复合层(composite layers)而成，但若选用有机复合物做为介电层24的材质，则必须在涂布或沉积完成之后再进行一道固化程序(curing process)。由于半导体晶片20系固定于散热板22表面，因此介电层24在涂布或沉积完成之后，其表面可能会因为半导体晶片20的突出而产生不平整的现象，此时必须再以化学机械研磨制程方法(CMP)对介电层24进行研磨，使其表面获得全面性的平坦化。
介电层24在完成平坦化之后，再以沉积方式在介电层24表面形成金属连接层26，金属连接层26在经过微影与蚀刻制程方法之后则形成复数条金属导线，每一条金属导线均透过金属导电塞21分别连接至半导体晶片20的每一个金属垫201，此外每一条金属导线均设有一个接触垫261可供焊接锡球或利用测试探针卡对半导体晶片20进行电性测试。又，为了保护金属连接层26的金属导线，其表面更覆盖有一层防焊层(solder mask)23，其目的在于保护金属导线并在其接触垫261的位置处设置开孔。
对于金属导电塞21的形成方式，则是在进行金属连接层26的沉积之前，先以激光钻孔或乾蚀刻方式在介电层24的表面形成复数个导电塞通孔，其每一个导电塞通孔均与半导体晶片20正面的每一个金属垫201相对应，并在进行金属连接层26沉积的过程中将每一个导电塞通孔填满，以形成复数个金属导电塞21。当介电层24在进行激光钻孔或乾蚀刻时，若介电层24系为半透明材质，其必须以光学照相机进行对准程序，反之若介电层24系为不透光材质，则必须以X射线照相机进行对准程序。
如图3所示，其系为本实用新型的第二实施例图，与第一实施例相较，本实施例的散热板22表面并无容置槽设计，半导体晶片20系直接固定于散热板22之上，其馀元件与连接关系均与第一实施例相同，故不再赘述。
如图4所示，其系为本实用新型的第三实施例图，与第一实施例相较，本实施例的散热板22表面并无容置槽设计且四周并无边墙，半导体晶片20系直接固定于散热板22之上，其馀元件与连接关系均与第一实施例相同，故不再篑述。
如图5所示，其系为本实用新型的第四实施例图，与第一实施例相较，本实施例的散热板22四周并无边墙的设计，散热板22表面并无容置槽设计，半导体晶片20系直接固定于散热板22之上，其馀元件与连接关系均与第一实施例相同，故不再赘述。
如图6所示，其系为本实用新型的第五实施例图，本实施例系在半导体晶片20的附近增设复数个内嵌式元件25(embedde comPonents)，该内嵌式元件25系为一半导体晶片并形成多晶粒模组(multi-chip module，MCM)，其所采用的封装结构可以是本实用新型的第一至第四实施例中的任一覆晶封装结构，但为了便于说明，本实施例系采用第一实施例的封装结构进行多晶粒模组的覆晶封装。图中散热板22的表面设有一容置槽221a、221b，将半导体晶片20以及内嵌式元件25(半导体晶片)分别固定于二容置槽221a、221b之后，再经过之前所述的封装制程方法后，便完成本实施例的多晶粒模组的覆晶封装。
参阅图7所示，其系为本实用新型的第六实施例图，本实施例在半导体晶片20附近所增设的内嵌式元件25系为被动元件(passive components)，将半导体晶片20与被动元件整合于同一个封装体，不仅可以增加半导体晶片20的操作效能更可以减少体积。
参阅图8-图15所示，是本实用新型的覆晶封装的制程方法示意图，包括首先提供一散热板22(如图8)所提供的散热板22可以是图2至图6的中任一种结构设计；将至少一半导体晶片20的背面固定于散热板22之上(如图9)，系将一半导体晶片20固定于散热板22的容置槽221中，所使用的固定物质为银胶28，其将半导体晶片20固定的方式系如之前所述；在散热板22表面沉积一层介电层24，并同时将半导体晶片20封装于其中(如图10)；利用CMP制程方法技术对介电层24的表面进行全面性的平坦化(如图11)；以激光钻孔或乾蚀刻方式在介电层24表面形成复数个导电塞通孔27(如图12)，上述每一个导电塞通孔均与半导体晶片20正面的每一个金属垫201相对应；在介电层24表面沉积一层金属连接层26，沉积的同时并将每一个导电塞通孔填满以形成复数个金属导电塞21(如图13)，利用微影与蚀刻制程方法在金属连接层26表面形成复数条金属导线以及复数个接触垫26(如图14)最后再于金属导线表面覆盖一层防焊层23，其目的在于保护金属导线并在接触垫26的位置处设置开孔(如图15)。
以上所述仅为本实用新型的覆晶封装结构及其制程方法方法的较佳实施例，其并非用以限制本实用新型的实施范围，任何熟习该项技艺者在不违背本实用新型的精神所做的修改均应属于本实用新型的范围，因此本实用新型的保护范围当以其所述的申请专利范围做为依据。

Claims (10)

1、一种覆晶封装结构，其特征在于包括有：
一半导体晶片，其正面具有复数个金属垫；
一散热板，可供该半导体晶片的背面固定于其上；
一介电层，沉积于该散热板表面并将该半导体晶片封装于其中；以及
一金属连接层，设于该介电层表面，并由复数条金属导线所组成，且透过复数个金属导电基将每一条金属导线分别连接至该半导体晶片的每一个金属垫。
2、如权利要求1所述覆晶封装结构，其特征在于该散热板为金属材质，其表面并设有一容置槽可将该半导体晶片的背面固定于其中。
3、如权利要求1所述覆晶封装结构，其特征在于该半导体晶片是利用银胶固定于散热板之上。
4、如权利要求1所述覆晶封装结构，其特征在于该介电层是由绝缘材质所组成，其热膨胀系数是与该散热板相近为最佳。
5、如权利要求1所述覆晶封装结构，其特征在于该介电层是由不同的材质形成多层复合层而成，其热膨胀系数是与该散热板相近为最佳。
6、如权利要求1所述覆晶封装结构，其特征在于该金属连接层的每一个金属导线系分别连接至一接触垫，该接触垫可供焊接锡球或利用一测试探针卡对该半导体晶片进行电性测试。
7、如权利要求1所述覆晶封装结构，其特征在于该金属连接层表面更覆盖有一层防焊层，该防焊层系用以保护金属连接层的金属导线，并在该接触垫的位置处设置开孔。
8、如权利要求1所述覆晶封装结构，其特征在于该散热板在该半导体晶片的周围更具有一内嵌式元件，该电介电层在进行沉积时同时将该内嵌式元件封装于其中。
9、如权利要求8所述覆晶封装结构，其特征在于该内嵌式元件为一被动元件。
10、如权利要求8所述覆晶封装结构，其特征在于该内嵌式元件为另一半导体晶片，使得该覆晶封装结构成为多晶粒模组。
CN02241213U 2002-07-01 2002-07-01 覆晶封装结构 Expired - Fee Related CN2550901Y (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN02241213U CN2550901Y (zh) 2002-07-01 2002-07-01 覆晶封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN02241213U CN2550901Y (zh) 2002-07-01 2002-07-01 覆晶封装结构

Publications (1)

Publication Number Publication Date
CN2550901Y true CN2550901Y (zh) 2003-05-14

Family

ID=33714101

Family Applications (1)

Application Number Title Priority Date Filing Date
CN02241213U Expired - Fee Related CN2550901Y (zh) 2002-07-01 2002-07-01 覆晶封装结构

Country Status (1)

Country Link
CN (1) CN2550901Y (zh)

Similar Documents

Publication Publication Date Title
US6639324B1 (en) Flip chip package module and method of forming the same
KR101531746B1 (ko) 패키지 온 패키지 구조 및 패키지 온 패키지 구조를 형성하는 방법
US20150187679A1 (en) Lid Design for Heat Dissipation Enhancement of Die Package
CN102569214B (zh) 三维***级封装堆栈式封装结构
CN100524717C (zh) 芯片内埋的模块化结构
US9287143B2 (en) Apparatus for package reinforcement using molding underfill
US20060231950A1 (en) Semiconductor package accomplishing fan-out structure through wire bonding
KR101069499B1 (ko) 반도체 디바이스 및 그 제조 방법
TWI553747B (zh) 半導體裝置及形成穿孔的開口於覆晶疊合式封裝組件之底部基板中以減少填充材料的流出之方法
CN1881578A (zh) 叠层型半导体封装
CN1695246A (zh) 半导体封装及层叠型半导体封装
CN111613585B (zh) 芯片封装结构及方法
CN1836319A (zh) 半导体封装中芯片衬垫布线的引线框
KR20120029169A (ko) 벌집형 범프 패드를 갖는 반도체 패키지 기판용 인쇄회로기판 및 이를 포함하는 반도체 패키지
US10672690B2 (en) Method for manufacturing an electronic assembly
TW200416985A (en) Chip package and process for forming the same
KR20220011613A (ko) 매립형 반도체 패키지 및 그 방법
CN101335224B (zh) 半导体封装结构及其制造方法
CN103887256A (zh) 一种高散热芯片嵌入式电磁屏蔽封装结构及其制作方法
CN1186813C (zh) 倒装式芯片封装结构及其制程方法
TWI441312B (zh) 具有打線結構之三維立體晶片堆疊封裝結構
CN2550901Y (zh) 覆晶封装结构
CN103560090A (zh) 一种用于PoP封装的散热结构的制作方法
CN115513168A (zh) 封装结构、封装结构的制备方法和电子设备
CN1914727A (zh) 电子零部件及其制造方法

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee