KR20120029169A - 벌집형 범프 패드를 갖는 반도체 패키지 기판용 인쇄회로기판 및 이를 포함하는 반도체 패키지 - Google Patents

벌집형 범프 패드를 갖는 반도체 패키지 기판용 인쇄회로기판 및 이를 포함하는 반도체 패키지 Download PDF

Info

Publication number
KR20120029169A
KR20120029169A KR1020100091098A KR20100091098A KR20120029169A KR 20120029169 A KR20120029169 A KR 20120029169A KR 1020100091098 A KR1020100091098 A KR 1020100091098A KR 20100091098 A KR20100091098 A KR 20100091098A KR 20120029169 A KR20120029169 A KR 20120029169A
Authority
KR
South Korea
Prior art keywords
circuit board
printed circuit
bump pad
semiconductor package
bump
Prior art date
Application number
KR1020100091098A
Other languages
English (en)
Other versions
KR101736984B1 (ko
Inventor
송직호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100091098A priority Critical patent/KR101736984B1/ko
Priority to US13/227,986 priority patent/US9030021B2/en
Publication of KR20120029169A publication Critical patent/KR20120029169A/ko
Application granted granted Critical
Publication of KR101736984B1 publication Critical patent/KR101736984B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H05K3/3463—Solder compositions in relation to features of the printed circuit board or the mounting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/0979—Redundant conductors or connections, i.e. more than one current path between two points
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Wire Bonding (AREA)

Abstract

벌집형 범프 패드를 갖는 반도체 패키지 기판용 인쇄회로기판 및 이를 포함하는 반도체 패키지에 관해 개시한다. 이를 위해 본 발명은 인쇄회로기판 본체와, 인쇄회로기판 본체의 최하부 금속층 및 인쇄회로기판 본체의 최상부 금속층을 포함하는 반도체 패키지 기판용 인쇄회로기판에 있어서, 최상부 금속층은, 인쇄회로기판 본체로부터 수직방향으로 연결된 비아와, 비아를 중심으로 수평방향 연결된 벌집형(Hexagonal type) 범프 패드를 구비하는 것을 특징으로 하는 반도체 패키지 기판용 인쇄회로기판 및 이를 포함하는 반도체 패키지를 제공한다. 따라서, 정해진 인쇄회로기판 내에 범프 패드의 개수를 증가시킬 수 있다.

Description

벌집형 범프 패드를 갖는 반도체 패키지 기판용 인쇄회로기판 및 이를 포함하는 반도체 패키지 {Print circuit board having hexagonal bump pad for substrate of semiconductor package and semiconductor package having the same}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 반도체 칩이 범프(bump)를 통해 탑재되는 인쇄회로기판 및 이를 포함하는 여러 형태의 반도체 패키지 및 반도체 메모리 모듈에 관한 것이다.
최근들어 휴대폰과 같은 전자 휴대기기의 소형화가 가속화되고 있다. 이에 따라 전자기기에 사용되는 반도체 패키지의 크기 또한 점차 소형화되고, 두께도 더욱 얇아지는 추세로 발전해가고 있다. 이와 함께 반도체 패키지는, 성능은 더욱 향상되면서 소형화 및 얇은 두께를 유지해야 하는 해결 과제를 안고 있다.
이러한 해결 과제를 풀기 위해 기존의 와이어 본딩에 의하여 반도체 칩과 반도체 패키지 기판용 인쇄회로기판의 상호 연결 대신, 플립 칩 본딩(Flip chip bonding)을 통한 반도체 칩과 반도체 패키지 기판용 인쇄회로기판의 상호 연결 방식이 상용화되고 있다. 반도체 칩은 성능 향상을 위하여 크기의 축소 및 범프의 세밀화(fine pitch)가 용이하지만, 상기 반도체 칩이 탑재되는 반도체 패키지 기판용 인쇄회로기판은 반도체 칩의 세밀화에 대응하지 못하는 문제가 여전히 해결 과제로 남아 있다.
본 발명이 이루고자 하는 기술적 과제는, 인쇄회로기판에서 수직적 연결을 담당하는 비아(via)와 수평적 연결을 담당하는 범프 패드의 배치를 비아를 중심으로 벌집형 구조로 설계하여 일정한 면적 내에 좀 더 많은 범프 패드의 배치가 가능한 반도체 패키지 기판용 인쇄회로기판을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상술한 반도체 패키지 기판용 인쇄회로기판에 반도체 칩이 탑재된 반도체 패키지를 제공하는데 있다.
상기 기술적 과제를 달성하기 위해 본 발명의 일 실시예에 의한 벌집형 범프 패드를 갖는 반도체 패키지 기판용 인쇄회로기판은, 인쇄회로기판 본체와, 상기 인쇄회로기판 본체의 최하부 금속층과, 상기 인쇄회로기판 본체의 최상부 금속층을 포함하는 반도체 패키지 기판용 인쇄회로기판에 있어서, 상기 최상부 금속층은, 상기 인쇄회로기판 본체로부터 수직방향으로 연결된 비아와, 상기 비아를 중심으로 수평방향 형성된 벌집형 범프 패드와, 상기 비아와 상기 2개 이상의 범프 패드를 연결하는 연결패턴을 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 인쇄회로기판 본체는 다층 기판인 것이 적합하고, 연성 재질(flexible materials) 혹은 경성 재질(rigid materials)일 수 있다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 최상부 금속층 및 최하부 금속층은, 상부에 최상부 금속층 및 최하부 금속층의 접속부만 노출시키는 솔더 레지스터층을 더 구비하는 것이 적합하다.
상기 기술적 과제를 달성하기 위해 본 발명의 다른 실시예에 의한 벌집형 범프 패드를 갖는 반도체 패키지 기판용 인쇄회로기판은, 인쇄회로기판 본체와, 상기 인쇄회로기판 본체의 최하부 금속층과, 상기 인쇄회로기판 본체의 최상부 금속층을 포함하는 반도체 패키지 기판용 인쇄회로기판에 있어서, 상기 최상부 금속층은, 상기 인쇄회로기판 본체로부터 수직방향으로 연결된 비아와, 상기 비아를 중심으로 수평방향 형성된 벌집형 범프 패드와, 상기 비아와 상기 2개 이상의 범프 패드를 연결하는 연결패턴을 구비하는 제1 범프 패드 군과, 상기 제1 범프 패드 군과 다른 형태를 갖는 제2 범프 패드 군을 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 범프 패드 군은, 상기 최상부 금속층에 중앙 영역에 위치하고, 상기 제2 범프 패드 군은, 상기 최상부 금속층의 가장자리 영역에 위치할 수 있다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 제1 범프 패드 군과, 상기 제2 범프 패드 군은, 상기 최상부 금속층에서 서로 교번(alternation)하는 구조로 형성될 수 있다. 바람직하게는, 상기 제1 범프 패드 군은, 반도체 소자의 전원(power) 단자 혹은 접지(ground) 단자로 사용되는 것이 적합하다.
이때, 상기 제1 범프 패드 군은, 상기 범프 패드가 상기 비아와 오버랩핑(overlapping)되지 않는 것이 적합하며, 상기 제2 범프 패드 군은, 상기 적어도 하나 이상의 범프 패드가 상기 비아와 오버랩핑되는 것이 적합하다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은, 반도체 패키지 기판용 인쇄회로기판과, 상기 인쇄회로기판의 최상부 금속층에 범프를 통하여 탑재되는 반도체 칩을 포함하는 반도체 패키지에 있어서, 상기 인쇄회로기판의 최상부 금속층은, 상기 인쇄회로기판 본체로부터 수직방향으로 연결된 비아와, 상기 비아를 중심으로 수평방향 형성된 벌집형 범프 패드와, 상기 비아와 상기 2개 이상의 범프 패드를 연결하는 연결패턴을 구비하는 제1 범프 패드 군과, 상기 제1 범프 패드 군과 다른 형태를 갖는 제2 범프 패드 군을 구비하는 것을 특징으로 하는 반도체 패키지를 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 반도체 패키지는, 상기 인쇄회로기판의 상부면과 상기 반도체 칩을 밀봉하는 봉지재 및/또는 상기 인쇄회로기판의 최하부 금속층에 연결된 도전성 접속단자를 더 구비할 수 있다.
또한, 상기 반도체 패키지는, 상기 인쇄회로기판 위에 탑재된 다른 반도체 칩을 더 구비할 수도 있다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 범프 패드 군은, 상기 최상부 금속층에 중앙 영역에 위치하고, 상기 제2 범프 패드 군은, 상기 최상부 금속층의 가장자리 영역에 위치할 수 있다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 제1 범프 패드 군과, 상기 제2 범프 패드 군은, 상기 최상부 금속층에서 서로 교번(alternation)하는 구조로 형성될 수도 있다.
바람직하게는, 상기 제1 범프 패드 군은, 반도체 소자의 전원 단자 및 접지 단자 중에 선택된 하나의 연결단자로 사용되는 것이 적합하다.
도1은 본 발명의 일 실시예에 의한 반도체 패키지 기판용 인쇄회로기판이 적용된 반도체 패키지를 보여주는 단면도이다.
도 2는 상기 도1에서 반도체 칩에 형성된 범프의 구조를 보여주는 단면도이다.
도 3은 본 발명의 일 실시예에 의한 반도체 패키지 기판용 인쇄회로기판의 평면도이다.
도 4는 도3에서 하나의 벌집형 구조에 대한 확대 평면도이다.
도 5는 도4에서 비아와 범프 패드의 연결방식을 설명하기 위한 평면도이다.
도 6은 본 발명의 다른 실시예에 의한 반도체 패키지 기판용 인쇄회로기판의 평면도이다.
도 7은 도 6의 반도체 패키지 기판용 인쇄회로기판에 형성된 제1 범프 패드 군의 수직 구조를 보여주는 단면도이다.
도 8은 도 6의 반도체 패키지 기판용 인쇄회로기판에 형성된 제2 범프 패드 군의 수직 구조를 보여주는 단면도이다.
도 9는 본 발명의 또 다른 실시예에 의한 반도체 패키지 기판용 인쇄회로기판의 평면도들이다.
도 10은 본 발명의 다른 실시예에 의한 반도체 패키지의 단면도이다.
도 11은 본 발명의 또 다른 실시예에 의한 반도체 패키지의 단면도이다.
도 12는 본 발명의 또 다른 실시예에 의한 반도체 모듈의 단면도이다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도1은 본 발명의 바람직한 실시예에 의한 반도체 패키지를 보여주는 단면도이고, 도 2는 상기 도1에서 반도체 칩에 형성된 범프의 구조(II 부분)를 보여주는 확대 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 바람직한 실시예에 의한 반도체 패키지 기판용 인쇄회로기판(100)이 적용된 반도체 패키지(1000A)를 보여준다. 상기 반도체 패키지(1000A)는, 반도체 칩(120)이 범프(130)를 통해 인쇄회로기판(100)에 직접 탑재되는 구조를 갖는다.
또한, 본 발명에 의한 반도체 패키지(1000A)는, 상기 반도체 칩(120)과 상기 인쇄회로기판(100) 사이의 공간을 채우는 언더필(underfill, 150)을 선택적으로 더 포함할 수 있다. 그리고 본 발명에 의한 반도체 패키지(1000A)는 상기 인쇄회로기판(100) 위에 탑재된 반도체 칩(120)을 밀봉하는 형태의 봉지재(140)와, 상기 인쇄회로기판(100) 하부에서 상기 반도체 칩(120)의 기능을 외부로 연장하는 기능을 솔더볼(160)을 선택적으로 더 포함할 수 있다.
본 발명의 바람직한 실시예에 의한 범프(bump, 130)는, 반도체 칩(120)을 반도체 패키지 기판용 인쇄회로기판(100)에 탭 본딩(TAB: Tape Automated Bonding) 또는 플립-칩 본딩(Flip chip bond)하는데 사용되는 전도성 돌기를 의미한다. 하지만, 상기 범프(130)는 BGA(Ball Grid Array) 및 CSP(Chip Scale Package) 등을 인쇄회로기판에 직접 접속하기 위한 전도성 돌기로도 사용될 수도 있다.
이러한 범프(130)의 형태는 솔더 범프의 경우, 리플로우(reflow) 공정후 표면 장력 효과에 의하여 볼 모양을 유지하지만, 금(Au) 범프의 경우는 도금 형태인 사각기둥 모양으로 만들어진다. 본 발명의 바람직한 실시예에 의하면, 상기 범프(130)의 재질은 솔더, 금 및 구리 등의 금속 재질이 사용될 수 있다.
도 2는 일 예로 솔더 범프의 상세한 구조(도1의 II)를 보여주는 단면도이다. 구체적으로 설명하면, 반도체 칩(120)의 활성면 위에 형성된 범프(130)는, 본드 패드(122) 위에서 접착(adhesion) 및 장벽(Barrier)층의 기능을 수행하는 하부층(124)과, 상기 하부층(124) 위에서 솔더 젖음층(solder wetting layer)의 기능을 수행하는 상부층(126)을 포함한다. 상기 하부층(124)과 상부층(126)을 합쳐서 통상적으로 UBM(Under Bump Metallurgy)라 한다. 이러한 UBM의 역할은, 본드 패드(122)의 재질인 알루미늄 혹은 구리가, 범프의 재질인 솔더/금(Au) 등과 직접 접합되기 어렵기 때문에, 상호 금속간 접착을 용이하게 하고, 상이한 금속 재질 상호간의 금속 확산을 방지하도록 한다. 상기 UBM(124, 126) 위에는 솔더 재질의 솔더 범프(128)가 형성된다. 도면에서 참조부호 113은 최종절연막을 가리킨다.
한편, 상기 반도체 칩(120) 위에 형성된 범프(130)는 웨이퍼 제조기술을 사용하기 때문에 그 간격이 점차 세밀화(Fine pitch)되고 있다. 즉, 전자 기기의 크기가 점차 소형화됨에 따라, SIP(System In Package), SOC(System On Chip) 및 MCP(Multi-Chip Package) 등의 고기능 반도체 패키지(high performance semiconductor package)가 일반화됨에 따라 반도체 칩의 단위 면적당 형성되는 입출력단자용 범프의 개수는 현저하게 많아지고 있다. 하지만 인쇄회로기판(100)의 상부면(A)에서 범프 패드(도3의 102)의 배치는, 반도체 칩(120)의 범프(130)의 설계에 대응할 수 있을 정도로 세밀화되지 못하고 있는 실정이다. 이를 위하여 본 발명에 의한 반도체 패키지 기판용 인쇄회로기판(100)은, 상부면(A)에 설계되는 비아(via)와 범프 패드(bump pad) 및 연결 패턴의 배치를 최적화하여 범프 패드의 집적도를 현저하게 높일 수 있도록 한다.
도 3은 본 발명의 일 실시예에 의한 반도체 패키지 기판용 인쇄회로기판의 평면도이고, 도 4는 도3에서 하나의 벌집형 구조(B)에 대한 확대 평면도이다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지 기판용 인쇄회로기판(100)은, 인쇄회로기판 본체(103)와, 상기 인쇄회로기판 본체의 최하부 금속층(도7의 108)과, 상기 인쇄회로기판 본체(103)의 최상부 금속층(105)을 포함한다. 상기 인쇄회로기판 본체(103)는 다수의 절연층과 회로층이 순차적으로 적층된 구조인 것이 적합하다. 상기 인쇄회로기판 본체(103)는 경성 인쇄회로기판(Rigid PCB)이 될 수도 있고, 연성 인쇄회로기판(Flexible PCB)이 될 수 있다.
본 발명에 의한 반도체 패키지 기판용 인쇄회로기판(100)은, 내부에 존재하는 인쇄회로기판 본체(103), 최상부 금속층(105) 및 최하부 금속층(도7의 108)의 기능이 결합하여, 반도체 칩의 입출력 단자 사이를 서로 절연시키는 절연체 기능과, 반도체 칩의 입출력 단자를 외부로 연장시키는 도전체 기능과, 반도체 칩이 탑재되었을 때 이를 견고하고 안전하게 지지하는 지지체 기능을 수행하게 된다.
이때 상기 최상부 금속층(105)은, 그 내부 회로 요소의 배치를 조정하여 단위 면적당 좀 더 많은 개수의 범프 패드(102)를 배치할 수 있도록 한다. 상기 회로 요소는, 인쇄회로기판 본체(103)로부터 수직 방향으로 연결되는 비아(110)와, 상기 비아(110)를 중심으로 수평 방향으로 벌집형으로 형성된 범프 패드(102A~102F)와, 상기 비아(110)와 적어도 2개 이상의 범프 패드(102A~102F)를 수평방향으로 연결된 연결패턴(도 5의 107)을 포함할 수 있다.
여기서 범프 패드(102)의 수직/수평적 연결구조는, 제조공정에서 적은 비용과, 높은 공정 수율(yield)을 유지하면서 단위 면적당 최대의 범프 패드를 형성하기 위하여 중요한 의미를 갖는다. 일반적으로 범프 패드(102)의 구조는, 범프 패드(102)가 비아 위에 직접 형성되는 경우(bump pad on via, 도8 참조)와, 범프 패드(102)가 비아 위에 직접 형성되지 않는 경우(bump pad not on via, 도 7 참조)로 나눌 수 있다. 본 발명은 도 4에서 확인할 수 있는 바와 같이 범프 패드(102A~102F)가 비아(110) 위에 형성되지 않는 구조이다. 본 발명과 같이 범프 패드(102A~102F)가 비아(110) 위에 형성되지 않는 구조는, 범프 패드(102)가 비아 위에 곧바로 형성되는 구조와 비교하여 제조 공정이 단순하고 높은 공정 수율을 얻을 수 있는 장점이 있다.
이때 본 발명의 바람직한 실시예에 의한 범프 패드(102A~102F)는, 비아(110) 위에 곧바로 형성되지 않는 형태이며, 비아(110)를 중심으로 육각형의 벌집형으로 형성되어 있다. 상기 비아(110)를 중심으로 범프 패드(102A~102F)를 육각형의 벌집형으로 배치시키는 이유는, 범프 패드(102) 사이의 공간을 최소화시켜 단위 면적당 범프 패드(102F~102F)의 개수를 최대로 배치할 수 있기 때문이다.
예시적으로 범프 패드의 배치를 도 6의 범프 패드(232)와 같이 45도의 각도로 배치시키거나, 매트릭스 형태로 범프 패드의 배치를 90도의 각도로 배치시키면, 비아를 형성할 때, 범프 패드 사이의 공간에 사용하지 않는 면적이 발생한다. 하지만 본 발명의 일 실시예와 같이 범프 패드(102A~102F)를 비아(110)를 중심으로 육각형으로 배치하면 범프 패드 사이의 공간을 최대로 이용할 수 있다. 이에 따라 반도체 패키지 기판용 인쇄회로기판(100)의 상부면에서 단위 면적당 범프 패드(102A~102F)의 개수를 최대로 배치하여 설계할 수 있다. 그리고 반도체 칩에서 세밀화된 범프의 설계에 대응하여, 반도체 패키지 기판용 인쇄회로기판은 범프 패드의 배치가 좀 더 세밀화 될 수 있다.
본 발명의 효과를 검증하기 위해 범프 패드의 배치가 도 6의 범프 패드(232)와 같은 구조로 45도의 각도로 형성된 경우와, 본 발명의 일 실시예와 같이 육각형의 벌집형으로 형성된 경우에 대하여 단위 면적당 배치될 수 있는 범프 패드의 개수를 시뮬레이션을 통해 확인해 보았다. 반도체 칩은 크기가 5000 X 5000㎛(가로 X 세로) 크기를 사용하였다. 상기 시뮬레이션 결과, 본 발명과 같이 범프 패드의 배치가 비아를 중심으로 벌집형인 경우, 범프 패드(102A~102F) 사이의 간격을 150㎛으로 유지시켜 858개의 범프 패드를 배치할 수 있었다. 그러나 범프 패드를 45도의 각도로 배치시킨 경우는 범프 패드 사이의 간격을 212㎛으로 유지시켜 총 544개의 범프 패드만을 얻을 수 있었다. 이에 따라 단위 면적당 배치되는 범프 패드의 개수는 약 57.2%의 집적화 효과를 달성할 수 있는 것으로 추정된다.
이렇게 범프 패드(102A~102F)를 집적화시키면, 반도체 칩의 크기도 줄일 수 있다. 상세하게는 반도체 패키지 기판용 인쇄회로기판에서 범프 패드의 배치를 45도 각도로 설계하면 544개의 범프 패드를 수용하는 인쇄회로기판의 크기가 5000 X 5000㎛(가로 X 세로)의 크기로 최적화되었다. 하지만 본원발명과 같이 반도체 패키지 기판용 인쇄회로기판에서 범프 패드의 배치를 비아를 중심으로 벌집형으로 설계하면 540개의 범프 패드를 수용하는 크기가 4050 X 3916 ㎛(가로 X 세로)으로 축소시킬 수 있다. 따라서 반도체 칩의 크기를 약 37% 줄일 수 있는 유리한 효과가 달성된다.
도 5는 도4에서 비아와 범프 패드의 연결방식을 설명하기 위한 평면도이다.
도 5를 참조하면, 본 발명의 바람직한 실시예에 의한 반도체 패키지 기판용 인쇄회로기판(100)은 하나의 비아(110) 주변에 6개의 벌집형 범프 패드(102A~102F)가 형성되어 있다. 그리고 하나의 비아(110)는, 적어도 2개의 범프 패드(102A, 102F)와 연결 패턴(107)에 의해 각각 최상부 금속층에서 서로 연결되어 있는 것이 적합하다. 통상적으로 전원 단자로 사용되는 범프 패드 및/혹은 접지 단자로 사용되는 범프 패드는, 하나의 비아(110)에 여러 개의 범프 패드(102A, 102F)를 서로 연결시키는 것이 유리하다. 왜냐하면 반도체 소자 내부에서 보다 많은 개수의 전원 단자 및 접지 단자를 설계하면, 반도체 소자의 노이즈 특성 및 고주파 특성이 더욱 좋아지기 때문이다.
한편, 본 실시예에서는 하나의 비아(110)에 두 개의 범프 패드(102A~102F)가 접속되는 것을 하나의 일례로 설명하였다. 이를 응용하여 하나의 비아(110)에 3개 혹은 4개의 범프 패드(102)가 연결되는 방식으로 변형이 가능하다. 따라서, 범프 패드(102)를 도 8과 같이 비아 위에 배치하지 않고, 단위 면적 내에 범프 패드가 배치되는 개수를 증가시킬 수 있으며, 이렇게 집적도가 높아진 범프 패드는 전원 단자 혹은 접지 단자의 연결을 위한 범프 패드로 사용될 수 있다.
도 6은 본 발명의 다른 실시예에 의한 반도체 패키지 기판용 인쇄회로기판의 평면도이다.
도 6을 참조하면, 도 3의 실시예는 범프 패드의 형태가 하나인 특징이 있지만, 도 6에 도시된 실시예는 반도체 패키지 기판용 인쇄회로기판(200)의 상부면에 형성된 범프 패드의 형태가 2 종류인 것이 특징이다. 상세히 설명하면, 인쇄회로기판(200)의 가장자리(230)는 제2 범프 패드 군(232)이 배치되고, 인쇄회로기판(200)의 중앙부(210)는 제1 범프 패드 군(220)이 배치되는 것이 적합하다.
여기서 상기 제1 범프 패드 군(220)은, 상술한 도3 내지 도 5에서 설명된 바와 같이 비아(110)를 중심으로 6개의 범프 패드(102)가 벌집형으로 형성된 구조이다. 이에 따라 단위 면적 내에 보다 많은 개수의 범프 패드(102)를 배치할 수 있다. 이러한 집적도가 높은 범프 패드(102)는, 도 5와 같이 연결패턴(107)을 사용하여 전원 단자 혹은 접지 단자용 범프 패드로 이용하는 것이 적합하다.
상기 제2 범프 패드 군(232)은, 인접하는 범프 패드(232)가 서로 45도의 각도로 떨어져 형성된 구조이며, 범프 패드(232)가 비아 위에 형성되기 때문에 범프 패드(232)와 비아(미도시)의 개수가 1:1로 서로 대응하는 구조일 수 있다. 따라서 이러한 제2 범프 패드 군의 범프 패드(232)는, 전원 단자 및 접지 단자용 범프 패드로 사용되기보다는 입출력 단자용 범프 패드로 사용할 때 유리하다. 또한 반도체 패키지 기판용 인쇄회로기판(200)에서 상기 제1 범프 패드 군이 위치하는 중앙부(210)와 제2 범프 패드 군이 존재하는 가장자리부(230) 면적의 크기는, 범프를 통해 탑재되는 반도체 칩의 입출력 단자의 개수 및 전원/접지 단자의 개수에 비례해서 조정이 가능하다.
도 7은 도 6에서 반도체 패키지 기판용 인쇄회로기판에 형성된 제1 범프 패드 군의 수직 구조를 보여주는 단면도이고, 도 8은 도 6에서 반도체 패키지 기판용 인쇄회로기판에 형성된 제2 범프 패드 군의 수직 구조를 보여주는 단면도이다.
도 7 및 도 8을 참조하면, 도 7은 범프 패드(102A, 102F)가 비아(110) 위에 위치하지 않는 반도체 패키지 기판용 인쇄회로기판의 단면이다. 상세히 설명하면, 두 개의 절연층(104, 106) 사이에 최상부 금속층(105), 중간 금속층(114) 및 최하부 금속층(108)이 순차적으로 적층된 구조이다. 상기 최상부 금속층(105), 중간 금속층(114) 및 최하부 금속층(108)은 상부 및 하부 비아(112, 116)에 의해 각각 서로 상하 방향으로 연결된다. 또한 상기 최상부 금속층(105) 및 최하부 금속층(108)은 접속부만 노출시킨 후, 솔더 레지스터(118)에 의해 덮여있다. 상기 최하부 금속층(108)의 노출영역은 솔더볼과 같은 외부연결수단이 부착되는 영역이다. 상기 최상부 금속층(105)의 노출영역은, 반도체 칩의 범프가 접속되는 영역을 가리킨다.
도 8은 범프 패드(232)가 비아연결부(116) 위에 오버랩핑(overlapping)되는 반도체 패키지 기판용 인쇄회로기판의 단면이다. 상세히 설명하면 두 개의 절연층(104, 106) 위에 최상부 금속층(105), 중간 금속층(114) 및 최하부 금속층(108)이 순차적으로 적층된 구조이다. 상기 최상부 금속층(105), 중간 금속층(114) 및 최하부 금속층(108)은 상부 및 하부 비아(112, 116)에 의해 각각 서로 전기적으로 연결된다. 또한 상기 최상부 금속층(105) 및 최하부 금속층(108)은 접속부만 노출시킨 후, 솔더 레지스터(118)에 의해 덮여있다. 상기 최하부 금속층(108)의 노출영역은 솔더볼과 같은 외부연결수단이 부착되는 영역이다. 상기 최상부 금속층(105)의 노출영역은, 반도체 칩의 범프가 접속되는 영역을 가리킨다.
한편, 도면에서는 3개의 금속층이 존재하는 반도체 패키지 기판용 인쇄회로기판을 예시적으로 설명하였으나, 상기 금속층의 개수는 필요에 따라 2층 혹은 3층 이상의 다층으로 좀 더 복잡한 구조를 지닐 수도 있다.
도 9a 및 9b는 본 발명의 또 다른 실시예에 의한 반도체 패키지 기판용 인쇄회로기판의 평면도들이다.
도 9a 및 9b를 참조하면, 상술한 도 6의 실시예는 제1 범프 패드 군과 제2 범프 패드 군이 하나씩만 존재하는 것이지만, 도 9a와 같이 반도체 패키지 기판용 인쇄회로기판(300)에서 가장자리에서 중앙부로 제1 범프 패드 군(220)과 제2 범프 패드 군(232)이 교번(alternation)하도록 배치될 수도 있다. 또한 도 9b와 같이 반도체 패키지 기판용 인쇄회로기판(400)에서 좌측 방향에서 우측 방향으로 제1 범프 패드 군(220)과 제2 범프 패드 군(232)이 교번하도록 배치될 수도 있다.
여기서 상기 제1 범프 패드 군(220)은 상술한 도3 내지 도 5에서 설명된 바와 같이 비아(도4의 110)를 중심으로 6개의 범프 패드(도4의 102A~102F)가 벌집형으로 형성된 구조이다. 이에 따라 정해진 면적 내에 보다 많은 개수의 범프 패드(102)를 배치할 수 있는 구조이다. 이러한 집적도가 높은 범프 패드(102)는 연결패턴(도5의 107)을 사용하여 전원 단자 혹은 접지 단자용 범프 패드로 이용하는 것이 적합하다.
상기 제2 범프 패드 군(232)은, 인접하는 범프 패드(232)가 서로 45도의 각도로 떨어져 형성된 구조이며, 범프 패드(232)가 비아 위에 오버랩핑(overlapping)되도록 형성되어 범프 패드(232)와 비아(미도시)가 1:1로 서로 대응하는 구조인 것이 적합하다. 따라서 이러한 제2 범프 패드 군의 범프 패드(232)는, 전원 단자 및 접지 단자용 범프 패드보다는 입출력 단자용 범프 패드로 사용할 때 유리하게 적용할 수 있다.
한편, 본 실시예와 같이 제1 범프 패드 군(220)과 제2 범프 패드 군(232)이 서로 교번하는 구조는, 반도체 칩과, 반도체 패키지 기판용 인쇄회로기판에 연결 배선 길이를 짧게 설계할 수 있는 장점이 있다. 따라서, 반도체 소자의 고주파 특성 및 신호 전달 시간을 빠르게 할 수 있는 유리한 효과를 얻을 수 있다. 여기서 제1 범프 패드 군(220)과 제2 범프 패드 군(232)이 서로 교번하는 횟수는 탑재되는 반도체 칩의 입출력 단자 및 전원/접지 단자의 배열에 의해 융통성 있게 조정할 수 있다.
도 10은 본 발명의 다른 실시예에 의한 반도체 패키지의 단면도이다.
도 10을 참조하면, 도 1은 본 발명의 바람직한 실시예에 의한 반도체 패키지 기판용 인쇄회로기판(100)이 한 개의 반도체 칩이 범프를 통해 탑재되는 반도체 패키지를 중심으로 설명하였다. 하지만 본 발명의 바람직한 실시예에 의한 반도체 패키지 기판용 인쇄회로기판(100)은 복수개의 반도체 칩(120A, 120B, 120C)이 수직으로 적층된 상태에서 TSV(Through Silicon Via, 142)를 통해 인쇄회로기판(100)에 탑재되는 멀티 칩 패키지(1000B)에도 적용이 가능하다.
이때, 상기 TSV(142) 하부에는 도전성 돌기인 범프가 형성된 것이 적합하고, 상기 복수개의 반도체 칩(120A, 120B, 120C)은 수직방향이 아닌 수평방향으로 탑재되는 형태로 변형될 수도 있다. 상기 반도체 패키지 기판용 인쇄회로기판(100)은, 상술한 도3에 도시된 형태가 아닌, 도 6 및 도 9에서 설명된 형태로 적용시킬 수 있다. 도면에서 참조부호 140은 반도체 패키지 기판용 인쇄회로기판(100)의 상부면과 반도체 칩들(120A, 120B, 120C)을 밀봉하는 봉지재이고, 참조부호 160은 외부연결단자로 사용되는 솔더볼을 가리킨다.
도 11은 본 발명의 또 다른 실시예에 의한 반도체 패키지의 단면도이다.
도 11을 참조하면, 도 10은 본 발명에 의한 반도체 패키지 기판용 인쇄회로기판(100)이 적용되는 반도체 패키지를 멀티칩 패키지(1000B)를 중심으로 설명하였다. 하지만, 본 발명의 바람직한 실시예에 의한 반도체 패키지 기판용 인쇄회로기판(100)은 도 11과 같이 패키지 온 패키지(POP: Package On Package) 형태의 SIP(System In Package, 1000C)에 적용될 수도 있다. 도면에서 상부 반도체 패키지(600)의 인쇄회로기판(100A)과 하부 반도체 패키지(500)의 인쇄회로기판(100B)에 상술한 도3, 6, 9에서 설명된 반도체 패키지 기판용 인쇄회로기판(100, 200, 300, 400)을 적용하면, 단위 면적 내에 범프 패드의 개수를 극대화시켜 SIP(1000C)가 응용되는 전자기기를 보다 효율적으로 소형화시키면서, 고성능의 기능을 발휘하게 할 수 있다.
도 12는 본 발명의 바람직한 실시예에 의한 반도체 모듈의 단면도이다.
도 12를 참조하면, 상술한 도1, 도10 및 도 11은 반도체 패키지를 중심으로 본 발명의 바람직한 실시예에 의한 반도체 패키지 기판용 인쇄회로기판(100)이 적용되는 일 예를 설명하였다. 하지만, 본 발명의 바람직한 실시예에 의한 반도체 패키지 기판용 인쇄회로기판(100)은, 도 12와 같이 반도체 패키지뿐만 아니라 반도체 메모리 모듈(1000D)에도 적용이 가능하다. 상기 메모리 모듈(1000D)의 인쇄회로기판(100D)은 칩 스케일 패키지(700, 800)가 범프(730, 830)를 통하여 탑재된다. 이때 상기 인쇄회로기판(100D)의 칩 스케일 패키지(700, 800)가 탑재되는 영역의 범프 패드를 상술한 도 3, 도 6, 및 도 9에 도시된 바와 같이 배치할 수 있다. 따라서 단위 면적 내에 배치되는 범프 패드의 집적도를 높일 수 있다. 도면에서 참조부호 170은 반도체 메모리 모듈(1000D)이 다른 인쇄회로기판에 연결될 때, 사용되는 커넥터를 가리킨다. 상기 반도체 메모리 모듈(1000D)은 SSD(Solid State Driver) 혹은 DRAM(Dynamic Random Access Memory) 메모리 모듈일 수 있다.
따라서, 상술한 본 발명에 의하면, 반도체 패키지 기판용 인쇄회로기판에서 최상부 금속층의 범프 패드, 비아 및 연결패턴의 형태를 최적화하여 단위 면적당 범프 패드의 개수를 증가시킬 수 있으며, 반도체 칩의 크기 축소도 가능하다. 이와 함께 벌집 형태의 범프 패드를 반도체 패키지 기판용 인쇄회로기판의 특정 영역에 집중 배치하여, 전원단자 혹은 접지 단자용 범프 패드로 적용함으로써 잡음을 억제하여 반도체 패키지의 전기적 특성을 개선할 수 있다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
본 발명에 바람직한 실시예에 의한 반도체 패키지 기판용 인쇄회로기판은, 범프를 통하여 반도체 칩이 인쇄회로기판에 탑재되는 반도체 패키지, 예컨대 BGA, MCP, POP, SIP, SSD 및 DRAM 모듈 등에 적용이 가능하다.
100; 반도체 패키지 기판용 인쇄회로기판, 102; 범프 패드,
103; 인쇄회로기판 본체, 104/106: 절연층,
105: 최상부 금속층, 107: 연결 패턴,
108: 최하부 금속층, 110: 비아(via),
112/116: 상부/하부 비아, 114: 중간 금속층,
118: 솔더 레지스터, 120: 반도체 칩,
122: 본드패드, 124: UBM 하부층,
126: UBM 상부층, 130: 범프(bump),
140: 봉지재, 150: 언더필(underfill),
160: 솔더볼, 200/300/400: 인쇄회로기판,
210: 중앙부, 220: 제1 범프 패드 군,
230: 가장자리, 232: 제2 범프 패드 군,
1000: 반도체 패키지.

Claims (10)

  1. 인쇄회로기판 본체;
    상기 인쇄회로기판 본체의 최하부 금속층; 및
    상기 인쇄회로기판 본체의 최상부 금속층을 포함하는 반도체 패키지 기판용 인쇄회로기판에 있어서,
    상기 최상부 금속층은,
    상기 인쇄회로기판 본체로부터 수직방향으로 연결된 비아와,
    상기 비아를 중심으로 수평방향 형성된 벌집형 범프 패드와,
    상기 비아와 상기 2개 이상의 범프 패드를 연결하는 연결패턴을 구비하는 것을 특징으로 하는 반도체 패키지 기판용 인쇄회로기판.
  2. 제1항에 있어서,
    상기 인쇄회로기판 본체는,
    다층 기판인 것을 특징으로 하는 반도체 패키지 기판용 인쇄회로기판.
  3. 제1항에 있어서,
    상기 인쇄회로기판은,
    상기 최상부 금속층 및 최하부 금속층의 연결부만 노출시키는 솔더 레지스터층을 더 구비하는 것을 특징으로 하는 반도체 패키지 기판용 인쇄회로기판.
  4. 인쇄회로기판 본체;
    상기 인쇄회로기판 본체의 최하부 금속층; 및
    상기 인쇄회로기판 본체의 최상부 금속층을 포함하는 반도체 패키지 기판용 인쇄회로기판에 있어서,
    상기 최상부 금속층은,
    상기 인쇄회로기판 본체로부터 수직방향으로 연결된 비아와, 상기 비아를 중심으로 수평방향 형성된 벌집형 범프 패드와, 상기 비아와 상기 2개 이상의 범프 패드를 연결하는 연결패턴을 구비하는 제1 범프 패드 군과,
    상기 제1 범프 패드 군과 다른 형태를 갖는 제2 범프 패드 군을 구비하는 것을 특징으로 하는 반도체 패키지 기판용 인쇄회로기판.
  5. 제4항에 있어서,
    상기 제1 범프 패드 군은, 상기 최상부 금속층에 중앙 영역에 위치하고,
    상기 제2 범프 패드 군은, 상기 최상부 금속층의 가장자리 영역에 위치하는 것을 특징으로 하는 반도체 패키지 기판용 인쇄회로기판.
  6. 제4항에 있어서,
    상기 제1 범프 패드 군과, 상기 제2 범프 패드 군은,
    상기 최상부 금속층에서 서로 교번(alternation)하는 구조로 형성된 것을 특징으로 하는 반도체 패키지 기판용 인쇄회로기판.
  7. 제4항에 있어서,
    상기 제1 범프 패드 군은,
    반도체 소자의 전원(power) 단자 혹은 접지(ground) 단자로 사용되는 것을 특징으로 하는 반도체 패키지 기판용 인쇄회로기판.
  8. 제4항에 있어서,
    상기 제1 범프 패드 군은,
    상기 범프 패드가 상기 비아와 오버랩핑(overlapping)되지 않는 것을 특징으로 하는 반도체 패키지 기판용 인쇄회로기판.
  9. 제4항에 있어서,
    상기 제2 범프 패드 군은,
    상기 하나 이상의 범프 패드가 상기 비아와 오버랩핑되는 것을 특징으로 하는 반도체 패키지 기판용 인쇄회로기판.
  10. 반도체 패키지 기판용 인쇄회로기판; 및
    상기 인쇄회로기판의 최상부 금속층에 범프를 통하여 탑재되는 하나 이상의 반도체 칩을 포함하는 반도체 패키지에 있어서,
    상기 인쇄회로기판의 최상부 금속층은,
    상기 인쇄회로기판 본체로부터 수직방향으로 연결된 비아와, 상기 비아를 중심으로 수평방향 형성된 벌집형 범프 패드와, 상기 비아와 상기 2개 이상의 범프 패드를 연결하는 연결패턴을 구비하는 제1 범프 패드 군과,
    상기 제1 범프 패드 군과 다른 형태를 갖는 제2 범프 패드 군을 구비하는 것을 특징으로 하는 반도체 패키지.
KR1020100091098A 2010-09-16 2010-09-16 벌집형 범프 패드를 갖는 반도체 패키지 기판용 인쇄회로기판 및 이를 포함하는 반도체 패키지 KR101736984B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100091098A KR101736984B1 (ko) 2010-09-16 2010-09-16 벌집형 범프 패드를 갖는 반도체 패키지 기판용 인쇄회로기판 및 이를 포함하는 반도체 패키지
US13/227,986 US9030021B2 (en) 2010-09-16 2011-09-08 Printed circuit board having hexagonally aligned bump pads for substrate of semiconductor package, and semiconductor package including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100091098A KR101736984B1 (ko) 2010-09-16 2010-09-16 벌집형 범프 패드를 갖는 반도체 패키지 기판용 인쇄회로기판 및 이를 포함하는 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20120029169A true KR20120029169A (ko) 2012-03-26
KR101736984B1 KR101736984B1 (ko) 2017-05-17

Family

ID=45817013

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100091098A KR101736984B1 (ko) 2010-09-16 2010-09-16 벌집형 범프 패드를 갖는 반도체 패키지 기판용 인쇄회로기판 및 이를 포함하는 반도체 패키지

Country Status (2)

Country Link
US (1) US9030021B2 (ko)
KR (1) KR101736984B1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7749887B2 (en) * 2007-12-18 2010-07-06 Micron Technology, Inc. Methods of fluxless micro-piercing of solder balls, and resulting devices
JP2012186374A (ja) * 2011-03-07 2012-09-27 Renesas Electronics Corp 半導体装置、及びその製造方法
JP5971000B2 (ja) 2012-07-20 2016-08-17 富士通株式会社 配線基板、配線基板の製造方法、電子機器及び電子機器の製造方法
US9872397B2 (en) * 2012-12-05 2018-01-16 Intel Corporation Symmetrical hexagonal-based ball grid array pattern
US20140306327A1 (en) * 2013-04-13 2014-10-16 Infineon Technologies Ag Semiconductor device and method of manufacturing thereof
US9786623B2 (en) * 2015-03-17 2017-10-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming PoP semiconductor device with RDL over top package
US9997428B2 (en) * 2015-07-14 2018-06-12 Avago Technologies General Ip (Singapore) Pte. Ltd. Via structures for thermal dissipation
KR102326505B1 (ko) * 2015-08-19 2021-11-16 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
US9955605B2 (en) * 2016-03-30 2018-04-24 Intel Corporation Hardware interface with space-efficient cell pattern
JP6818534B2 (ja) * 2016-12-13 2021-01-20 キヤノン株式会社 プリント配線板、プリント回路板及び電子機器
CN107393898B (zh) * 2017-06-15 2019-11-29 华为机器有限公司 封装基板和半导体集成器件
US11329047B2 (en) 2018-04-18 2022-05-10 Intel Corporation Thin-film transistor embedded dynamic random-access memory with shallow bitline
US11450669B2 (en) * 2018-07-24 2022-09-20 Intel Corporation Stacked thin-film transistor based embedded dynamic random-access memory
EP3935923A1 (en) * 2019-03-06 2022-01-12 TTM Technologies, Inc. Methods for fabricating printed circuit board assemblies with high density via array

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62136098A (ja) * 1985-12-09 1987-06-19 富士通株式会社 高密度配線基板
US5784262A (en) * 1995-11-06 1998-07-21 Symbios, Inc. Arrangement of pads and through-holes for semiconductor packages
US6323559B1 (en) 1998-06-23 2001-11-27 Lsi Logic Corporation Hexagonal arrangements of bump pads in flip-chip integrated circuits
US6509645B2 (en) 1998-07-09 2003-01-21 Nippon Steel Corporation Spherical semiconductor device and method for fabricating the same
JP2001203298A (ja) 2000-01-19 2001-07-27 Hitachi Ltd 半導体装置およびその製造方法
TW557561B (en) * 2002-08-08 2003-10-11 Advanced Semiconductor Eng Flip chip package structure
US7259453B2 (en) * 2004-02-24 2007-08-21 Intel Corporation Hexagonal array structure for ball grid array packages
US20070152771A1 (en) * 2006-01-05 2007-07-05 Lei Shan Apparatus and method of via-stub resonance extinction
SG150410A1 (en) * 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods

Also Published As

Publication number Publication date
KR101736984B1 (ko) 2017-05-17
US9030021B2 (en) 2015-05-12
US20120068335A1 (en) 2012-03-22

Similar Documents

Publication Publication Date Title
KR101736984B1 (ko) 벌집형 범프 패드를 갖는 반도체 패키지 기판용 인쇄회로기판 및 이를 포함하는 반도체 패키지
US10134663B2 (en) Semiconductor device
KR101024424B1 (ko) 마이크로일렉트로닉 장치 패키지, 적층 마이크로일렉트로닉장치 패키지, 및 마이크로일렉트로닉 장치 제조 방법
US7838334B2 (en) Package-on-package device, semiconductor package and method for manufacturing the same
US6369448B1 (en) Vertically integrated flip chip semiconductor package
US8338929B2 (en) Stacked-type chip package structure and fabrication method thereof
KR101695846B1 (ko) 적층형 반도체 패키지
KR20200102883A (ko) 브리지 다이를 포함한 시스템 인 패키지
KR20130006260A (ko) 혁신적인 범프-온-트레이스 패키지-온-패키지
KR20060002930A (ko) 프로세서 및 메모리 팩키지 어셈블리를 포함하는 반도체멀티팩키지 모듈
KR20100088514A (ko) 반도체 패키지
WO2011058688A1 (ja) 半導体装置及びノイズ抑制方法
CN117153805A (zh) 电子封装件及其制法
TW202339130A (zh) 電子封裝件及其製法
KR100988511B1 (ko) 반도체 소자가 매립된 지지 기판 적층 구조체 및 그제조방법
KR100994209B1 (ko) 반도체 적층 패키지
CN112397475A (zh) 具有微细间距硅穿孔封装的扇出型封装晶片结构及单元
KR20050027384A (ko) 재배선 패드를 갖는 칩 사이즈 패키지 및 그 적층체
KR100851108B1 (ko) 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법
US20230141318A1 (en) Redistribution substrate and semiconductor package including the same
US20230111207A1 (en) Semiconductor package including sub-package
TW202401693A (zh) 一種層疊式封裝
TW202336948A (zh) 半導體封裝及層疊封裝
CN117276266A (zh) 一种层叠式封装
TWM648920U (zh) 線路載板及電子封裝體

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant