CN221151348U - 高压电平位移电路以及dc-dc芯片 - Google Patents

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CN221151348U CN202323080451.4U CN202323080451U CN221151348U CN 221151348 U CN221151348 U CN 221151348U CN 202323080451 U CN202323080451 U CN 202323080451U CN 221151348 U CN221151348 U CN 221151348U
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Abstract

本实用新型公开高压电平位移电路及DC‑DC芯片,高压电平位移电路包括低电源域低电压输入端、低电源域高电压输入端、高电源域低电压输入端、高电源域高电压输入端、低电源域逻辑控制电路与高电源域电平位移电路。高电源域低电压输入端接可浮动电压,高电源域高电压输入端接可浮动电压的自举升压,高电源域电平位移电路与高电源域低电压输入端和高电源域高电压输入端连接。低电源域逻辑控制电路基于输入的第一电平控制高电源域电平位移电路输出高电源域高电压输入端的电压或高电源域低电压输入端的电压,则高电源域高电压输入端的电压可大于MOS管的栅极击穿电压且高压电平位移电路可以输出较高电压以用于DC‑DC芯片中驱动高功率管。

Description

高压电平位移电路以及DC-DC芯片
技术领域
本实用新型涉及集成电路技术领域,特别涉及高压电平位移电路以及DC-DC芯片。
背景技术
电平位移电路在电子电路中扮演着重要的角色,可以应用于计算机、电视、音响设备、手机、平板电脑等电子器件。其中,电平位移电路基于逻辑控制电路,可以实现低电源域的逻辑“0”与“1”电平的转换为高电源域的逻辑“0”与“1”电平。
在电子工艺中,由于电平位移电路的高电源域的低侧电压与低电源域的低侧电压连接,且一般共地,故为了防止电路的电压过高导致的栅氧化层损伤,电平位移电路的高电源域的高侧电压不能大于MOS管的栅极击穿电压。然而,在实际的应用如在DC-DC芯片的设计中,电平位移电路需要用于逻辑驱动高功率管,则需要电平位移电路输出较高的电平,故高电源域的高侧电压可能会达到比较高的电压值甚至超过20V,而目前工艺中MOS管的栅源之间施加的电压在多数情况下不能超过18V。如此,需要设计出一种高压电平位移电路以满足DC-DC芯片中驱动高功率管的需求。
实用新型内容
本实用新型的主要目的是提供一种高压电平位移电路,旨在满足DC-DC芯片中驱动高功率管的需求。
为实现上述目的,本实用新型提出一种高压电平位移电路,包括:
低电源域低电压输入端;
低电源域高电压输入端;
高电源域低电压输入端,所述高电源域低电压输入端用于接入可浮动低电压;
高电源域高电压输入端,所述高电源域高电压输入端用于接入所述高电源域低电压输入端接入的可浮动低电压经自举升压的高电压;
低电源域逻辑控制电路,所述低电源域逻辑控制电路分别与所述低电源域低电压输入端和所述低电源域高电压输入端连接;所述低电源域逻辑控制电路具有逻辑电平输入端,用于输入第一电平;
高电源域电平位移电路,所述高电源域电平位移电路分别与所述高电源域低电压输入端、所述高电源域高电压输入端和所述低电源域逻辑控制电路连接;所述高电源域电平位移电路具有逻辑电平输出端,用于输出第二电平;
所述低电源域逻辑控制电路还用于根据所述第一电平控制所述高电源域电平位移电路输出第二电平。
可选地,所述高电源域电平位移电路还包括钳位电路;所述钳位电路的输入端分别连接所述高电源域低电压输入端以及所述高压电平位移电路与所述低电源域逻辑控制电路的共同连接点;所述钳位电路用于对高电源域低电压输入端的电压限制后输入至所述高电源域电平位移电路。
可选地,所述低电源域逻辑控制电路包括第三PMOS管、第三NMOS管、第四NMOS管与第五NMOS管;
所述第三PMOS管的源极连接所述低电源域高电压输入端;所述第三NMOS管的源极、所述第四NMOS管的源极与所述第五NMOS管的源极连接低电源域低电压输入端;所述第四NMOS管的栅极连接所述逻辑电平输入端;所述第三PMOS管的漏极、所述第三NMOS管的漏极与所述第五NMOS管的栅极连接;
所述低电源域逻辑控制电路的输出端具有第一连接线与第二连接线;所述低电源域逻辑控制电路的输出端的第一连接线连接所述第四NMOS管的漏极;所述低电源域逻辑控制电路的输出端的第二连接线连接所述第五NMOS管的漏极。
可选地,所述高电源域电平位移电路包括第四PMOS管、第五PMOS管、第六PMOS管、第六NMOS管、第七PMOS管和第七NMOS管;
所述第四PMOS管的源极、所述第五PMOS管的源极、所述第六PMOS管的源极、所述第七PMOS管的源极与所述高电源域高电压输入端连接;所述第六NMOS管的源极、所述第七NMOS管的源极与所述高电源域低电压输入端连接;
所述高压电平位移电路的输入端具有第一连接线与第二连接线;所述高压电平位移电路的输入端的第一连接线、所述第四PMOS管的漏极、所述第五PMOS管的栅极与所述第七NMOS管的栅极连接;所述高压电平位移电路的输入端的第二连接线、所述第四PMOS管的栅极、所述第五PMOS管的漏极与所述第六NMOS管的栅极连接;
所述第六PMOS管的漏极、所述第六NMOS管的漏极与所述第七PMOS管的栅极连接;所述第六PMOS管的栅极、所述第七PMOS管的漏极、所述第七NMOS管的漏极与所述逻辑电平输出端连接。
可选地,所述高压电平位移电路的输入端具有第一连接线与第二连接线;所述钳位电路包括第一二极管与第二二极管;所述第一二极管的正极、第二二极管的正极与所述高电源域低电压输入端连接;所述第一二极管的负极与所述高压电平位移电路的输入端的第一连接线连接;所述第二二极管的负极与所述高压电平位移电路的输入端的第二连接线连接。
可选地,所述低电源域逻辑控制电路还包括低电源域驱动增强电路;所述低电源域驱动增强电路分别与所述低电源域低电压输入端和所述低电源域高电压输入端连接;所述低电源域驱动增强电路具有输入端和输出端;所述低电源域驱动增强电路的输入端与所述逻辑电平输入端连接;所述低电源域驱动增强电路用于将所述第一电平作驱动增强后经所述低电源域驱动增强电路的输出端输出。
可选地,所述高电源域电平位移电路还包括高电源域驱动增强电路;所述高电源域驱动增强电路分别与所述高电源域低电压输入端和所述高电源域高电压输入端连接;所述高电源域驱动增强电路具有输入端和输出端;所述高电源域驱动增强电路的输入端与所述逻辑电平输出端连接;所述高电源域驱动增强电路用于将所述第二电平作驱动增强后经所述高电源域驱动增强电路的输出端输出。
可选地,所述低电源域驱动增强电路包括第一PMOS管、第一NMOS管、第二PMOS管和第二NMOS管;所述第一PMOS管的源极、第二PMOS管的源极与所述低电源域高电压输入端连接;所述第一NMOS管的源极、第二NMOS管的源极与所述低电源域低电压输入端连接;所述第一PMOS管的栅极、所述第一NMOS管的栅极与所述逻辑电平输入端连接;所述第一PMOS管的漏极、所述第一NMOS管的漏极、所述第二PMOS管的栅极与所述第二NMOS管的栅极连接;所述第二PMOS管的漏极与所述第二NMOS管的漏极与所述低电源域驱动增强电路的输出端连接。
可选地,所述高电源域驱动增强电路包括第八PMOS管、第八NMOS管、第九PMOS管和第九NMOS管;所述第八PMOS管的源极、第九PMOS管的源极与所述高电源域高电压输入端连接;所述第八NMOS管的源极、第九NMOS管的源极与所述高电源域低电压输入端连接;所述第八PMOS管的栅极、所述第八NMOS管的栅极与所述逻辑电平输出端连接;所述第八PMOS管的漏极、所述第八NMOS管的漏极、所述第九PMOS管的栅极与所述第九NMOS管的栅极连接;所述第九PMOS管的漏极与所述第九NMOS管的漏极与所述高电源域驱动增强电路的输出端连接。
本实用新型还提出一种DC-DC芯片,所述DC-DC芯片包括所述的高压电平位移电路。
本实用新型技术方案采用一种高压电平位移电路,包括低电源域低电压输入端、低电源域高电压输入端、高电源域低电压输入端、高电源域高电压输入端、低电源域逻辑控制电路与高电源域电平位移电路。本实施例中,当输入的第一电平为高电平时,低电源域逻辑控制电路控制高电源域电平位移电路输出的第二电平也为高电平。由于所述高电源域电平位移电路分别与所述高电源域低电压输入端和所述高电源域高电压输入端连接,而高电源域低电压输入端输入可浮动低电压,高电源域高电压输入端输入所述高电源域低电压输入端输入的为可浮动低电压经自举升压的高电压,故输出的第二电平为高电源域高电压输入端输入的电压。当输入的第一电平为低电平时,低电源域逻辑控制电路控制高电源域电平位移电路输出的第二电平也为低电平,即为高电源域低电压输入端输入的电压。本实用新型可以输出高电源域高电压输入端输入的电压,也可以输出高电源域低电压输入端输入的电压,输出的电压为较高电压,可以用于DC-DC芯片中驱动高功率管,而且通过在高电源域低电压输入端接入可浮动低电压,而不是接地,即使高电源域的高电压输入端接入较高的电压,电平位移电路的MOS管栅源之间的电压也不会超过MOS管栅源之间可承受的最大电压值,从而不会导致MOS管的损坏。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本实用新型的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图示出的结构获得其他的附图。
图1为本实用新型一种高压电平位移电路一实施例的结构示意图;
图2为本实用新型一种高压电平位移电路又一实施例的结构示意图;
图3为本实用新型一种DC-DC芯片一实施例的结构示意图。
附图标号说明:
本实用新型目的的实现、功能特点及优点将结合实施例,参照附图做进一步说明。
具体实施方式
下面将结合本实用新型实施例中的附图,对本实用新型实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本实用新型的一部分实施例,而不是全部的实施例。基于本实用新型中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本实用新型保护的范围。
需要说明,本实用新型实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等,如果该特定姿态发生改变时,则该方向性指示也相应地随之改变。
另外,在本实用新型中涉及“第一”、“第二”等的描述仅用于描述目的,而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此,限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外,各个实施例之间的技术方案可以相互结合,但是必须是以本领域普通技术人员能够实现为基础,当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在,也不在本实用新型要求的保护范围之内。
在电子工艺中,由于电平位移电路的高电源域的低侧电压与低电源域的低侧电压连接,且一般共地,故为了防止电路的电压过高导致的栅氧化层损伤,电平位移电路的高电源域的高侧电压不能大于MOS管的栅极击穿电压。然而,在实际的应用如DC-DC芯片的设计中,电平位移电路需要用于逻辑驱动高功率管,高电源域的高电压可能会达到比较高的电压值甚至超过20V,而目前工艺中MOS管的栅源之间施加的电压在多数情况下不能超过18V。如此,需要设计出一种高压电平位移电路以满足DC-DC芯片中驱动高功率管的需求。
为了解决以上问题,本实用新型提出一种高压电平位移电路。
在本实用新型一实施例中,如图1所示,一种高压电平位移电路,应用于DC-DC芯片,包括:
低电源域低电压输入端;
低电源域高电压输入端;
高电源域低电压输入端,高电源域低电压输入端用于接入可浮动低电压;
高电源域高电压输入端,高电源域高电压输入端用于接入高电源域低电压输入端接入的可浮动低电压经自举升压的高电压;
低电源域逻辑控制电路10,低电源域逻辑控制电路10分别与低电源域低电压输入端和低电源域高电压输入端连接;低电源域逻辑控制电路10具有逻辑电平输入端,用于输入第一电平;
高电源域电平位移电路20,高电源域电平位移电路20分别与高电源域低电压输入端、高电源域高电压输入端和低电源域逻辑控制电路10连接;高电源域电平位移电路20具有逻辑电平输出端,用于输出第二电平;
低电源域逻辑控制电路10还用于根据第一电平控制高电源域电平位移电路20输出第二电平。
需要说明的是,本实施例中,低电压代表逻辑信号“0”,高电压代表逻辑信号“1”。低电源域的“0”代表的是低电源域低电压输入端的低电压,低电源域的“1”代表的是低电源域高电压输入端输入的高电压。高电源域的“0”代表的是高电源域低电压输入端的低电压,高电源域的“1”代表的是高电源域高电压输入端输入的高电压。接入VSS~VDD的电路为低电源域,接入SW~BTST的电路为高电源域。
本实施例中,当Vin点输入的第一电平逻辑为“1”时,低电源域逻辑控制电路10控制高电源域电平位移电路20输出的第二电平逻辑也为“1”。由于高电源域电平位移电路20分别与高电源域低电压输入端和高电源域高电压输入端连接,而高电源域低电压输入端输入SW,高电源域高电压输入端输入BTST,故输出的第二电平为BTST。当Vin点输入的第一电平逻辑为“0”时,低电源域逻辑控制电路10控制高电源域电平位移电路20输出的第二电平逻辑也为“0”,即输出的第二电平为SW。例如,VSS可以为0,VDD可以为5V,SW可以为15V,BTST可以为18.3V。当Vin点输入的第一电平为5V时,代表输入“1”,则低电源域逻辑控制电路10控制高电源域电平位移电路20输出的第二电平也为“1”,即输出的第二电平为18.3V。同理,当Vin点输入的第一电平为0时,代表输入“0”,则低电源域逻辑控制电路10控制高电源域电平位移电路20输出的第二电平也为“0”,即输出的第二电平为15V。当电平位移电路需要用于逻辑驱动高功率管时,需要输入较高的电压,则要求输出的第二电平的电压较高。若是高电源域低电压输入端接地,由于高电源域的高电压输入端接入较高的电压,则会导致电平位移电路的MOS管被击穿。本实施例通过在高电源域低电压输入端接入可浮动低电压SW,SW可以在高功率管的输入电压HV_vin~0之间浮动,而不是接地,即使高电源域的高电压输入端接入较高的电压,MOS管的栅源之间的电压也不会超过MOS管栅源之间可承受的最大电压值,不会导致MOS管的损坏。
本实用新型在高电源域低电压输入端接入可浮动低电压SW,而不是接地,即使高电源域的高电压输入端接入较高的电压,MOS管的栅源之间的电压也不会超过MOS管栅源之间可承受的最大电压值,从而不会导致MOS管的损坏,而且输出的第二电平电压较高可以用于驱动DC-DC芯片中高功率器件。
进一步地,在本实用新型一实施例中,如图2所示,高电源域电平位移电路还包括钳位电路22;钳位电路22的输入端分别连接高电源域低电压输入端以及高压电平位移电路20与低电源域逻辑控制电路10的共同连接点;钳位电路22用于对高电源域低电压输入端的电压限制后输入至高电源域电平位移电路20。
本实施例中,钳位电路22可以限制输入至高电源域电平位移电路20的电压。本实施例中,BTST与SW之间的电压差可以为3.3V。高电源域电平位移电路20的MOS管的栅源电压可以承受3.3V的电压,但是在可能存在受工艺影响只能用到一些栅源耐压比较差的MOS管的情景或者需要用到一些薄栅MOS管的情景,甚至栅源之间加3.3V都可能使MOS管遭受破坏的场景,因此在原有的高压电平位移电路增加了钳位电路22进一步限制输入至高电源域电平位移电路20的电压,如钳位电路22提供的电压为0.7V,则可以将栅源电压钳制在2.6V内,不超过2.7V。如此,本实施例可以使得高电源域电平位移电路20中的MOS管可以不受工艺的限制,即使栅源耐压性较差的MOS管也不会有被破坏的风险。
进一步地,在本实用新型一实施例中,如图2所示,低电源域逻辑控制电路10包括第三PMOS管、第三NMOS管、第四NMOS管与第五NMOS管;
第三PMOS管的源极连接低电源域高电压输入端;第三NMOS管的源极、第四NMOS管的源极与第五NMOS管的源极连接低电源域低电压输入端;第四NMOS管的栅极连接逻辑电平输入端;第三PMOS管的漏极、第三NMOS管的漏极与第五NMOS管的栅极连接;
低电源域逻辑控制电路10的输出端具有第一连接线与第二连接线;低电源域逻辑控制电路10的输出端的第一连接线连接第四NMOS管的漏极;低电源域逻辑控制电路10的输出端的第二连接线连接第五NMOS管的漏极。
本实施例中,当Vin点输入的第一电平逻辑为“1”时,则EN1点输入的电平为VDD,NM4导通,Vo1点的电位被下拉至高电源域低电压输入端的电压。当第一电平输入“0”时,则EN1点输入的电平为VSS,PM3导通,EN2点输入的电平为VDD,NM5导通,Vo2点的电位被下拉至高电源域低电压输入端输入的电压。如此,本实施例可以实现当第一电平的逻辑电平变化时,Vo1点与Vo2点的电位也同步变化。
需要说明的是,当高电源域低电压输入端输入的电压比较大的时候,若NM4与NM5采用普通的NMOS管,则低电源域低电压输入端接地的时候,NM4与NM5之间的漏源电压可能就会超出NM4与NM5的漏源电压的最大承受电压值,造成NM4与NM5的损坏。故本实施例采用高压NMOS管以避免NM4与NM5遭受损坏,即为图中的HVNM4与HVNM5。
进一步地,在本实用新型一实施例中,如图2所示,高电源域电平位移电路20包括第四PMOS管、第五PMOS管、第六PMOS管、第六NMOS管、第七PMOS管和第七NMOS管;
第四PMOS管的源极、第五PMOS管的源极、第六PMOS管的源极、第七PMOS管的源极与高电源域高电压输入端连接;第六NMOS管的源极、第七NMOS管的源极与高电源域低电压输入端连接;
高压电平位移电路的输入端具有第一连接线与第二连接线;高压电平位移电路的输入端的第一连接线、第四PMOS管的漏极、第五PMOS管的栅极与第七NMOS管的栅极连接;高压电平位移电路的输入端的第二连接线、第四PMOS管的栅极、第五PMOS管的漏极与第六NMOS管的栅极连接;
第六PMOS管的漏极、第六NMOS管的漏极与第七PMOS管的栅极连接;第六PMOS管的栅极、第七PMOS管的漏极、第七NMOS管的漏极与逻辑电平输出端连接。
本实施例中,当Vo1点的电位被下拉至高电源域低电压输入端输入的电压时,PM5导通,则Vo2点的电位被上拉至高电源域高电压输入端输入的电压。NM6导通,则Vo4的电位被下拉至高电源域低电压输入端输入的电压。PM7导通,则Vo3点的电位被上拉至高电源域高电压输入端输入的电压。即Vout点输出的第二电平也输出“1”,即输出为BTST。当Vo2点的电位被下拉至高电源域低电压输入端输入的电压时,PM4导通,则Vo1点的电位被上拉至高电源域高电压输入端输入的电压。NM7导通,则Vo3点的电位被下拉至高电源域低电压输入端输入的电压。即Vout点输出的第二电平为“0”,即输出为SW。需要说明的是,本实施中PM5的栅源电压始终小于MOS管的击穿电压,一般为5V,而SW与BTST之间的电压可以为3.3V,实现了对PM5的保护。
进一步地,在本实用新型一实施例中,如图2所示,高压电平位移电路的输入端具有第一连接线与第二连接线;钳位电路22包括第一二极管与第二二极管;第一二极管的正极、第二二极管的正极与高电源域低电压输入端连接;第一二极管的负极与高压电平位移电路的输入端的第一连接线连接;第二二极管的负极与高压电平位移电路的输入端的第二连接线连接。
本实施例中,D1与D2的导通电压为0.7V,设置D1与D2以进一步降低栅源耐压性较差的MOS管遭受被破坏的风险。
进一步地,在本实用新型一实施例中,如图2所示,低电源域逻辑控制电路10还包括低电源域驱动增强电路11;低电源域驱动增强电路11分别与低电源域低电压输入端和低电源域高电压输入端连接;低电源域驱动增强电路11具有输入端和输出端;低电源域驱动增强电路11的输入端与逻辑电平输入端连接;低电源域驱动增强电路11用于将第一电平作驱动增强后经低电源域驱动增强电路11的输出端输出。
本实施例中,低电源域驱动增强电路11可以由多个MOS管构成,若逻辑电平输入端后接高功率管,由于高功率管的栅源之间、栅漏之间的寄生电容较大,则可以通过低电源域驱动增强电路11作增强驱动处理,让高功率管快速导通或者截止,减少高功率管的开关损耗。
进一步地,在本实用新型一实施例中,如图2所示,低电源域驱动增强电路11包括第一PMOS管、第一NMOS管、第二PMOS管和第二NMOS管;第一PMOS管的源极、第二PMOS管的源极与低电源域高电压输入端连接;第一NMOS管的源极、第二NMOS管的源极与低电源域低电压输入端连接;第一PMOS管的栅极、第一NMOS管的栅极与逻辑电平输入端连接;第一PMOS管的漏极、第一NMOS管的漏极、第二PMOS管的栅极与第二NMOS管的栅极连接;第二PMOS管的漏极与第二NMOS管的漏极与低电源域驱动增强电路11的输出端连接。
本实施例中,当Vin点输入的第一电平为“1”时,低电源域逻辑控制电路10输入高电平,则NM1导通与PM2导通,则EN1点输入VDD。当第一逻辑电平输入端Vin输入的第一电平输入“0”时,低电源域逻辑控制电路10输入低电平,则PM1导通与NM2导通,则EN1点输入VSS。
进一步地,在本实用新型一实施例中,如图2所示,高电源域电平位移电路20还包括高电源域驱动增强电路21;高电源域驱动增强电路21分别与高电源域低电压输入端和高电源域高电压输入端连接;高电源域驱动增强电路21具有输入端和输出端;高电源域驱动增强电路21的输入端与逻辑电平输出端连接;高电源域驱动增强电路21用于将第二电平作驱动增强后经高电源域驱动增强电路21的输出端输出。
本实施例中,高电源域驱动增强电路21可以由多个MOS管构成,若逻辑电平输出端后接高功率管,由于高功率管的栅源之间、栅漏之间的寄生电容较大,则可以通过高电源域驱动增强电路21作增强驱动处理,让高功率管快速导通或者截止,减少高功率管的开关损耗。
进一步地,在本实用新型一实施例中,如图2所示,高电源域驱动增强电路21包括第八PMOS管、第八NMOS管、第九PMOS管和第九NMOS管;第八PMOS管的源极、第九PMOS管的源极与高电源域高电压输入端连接;第八NMOS管的源极、第九NMOS管的源极与高电源域低电压输入端连接;第八PMOS管的栅极、第八NMOS管的栅极与逻辑电平输出端连接;第八PMOS管的漏极、第八NMOS管的漏极、第九PMOS管的栅极与第九NMOS管的栅极连接;第九PMOS管的漏极与第九NMOS管的漏极与高电源域驱动增强电路21的输出端连接。
本实施例中,当Vo3点输出的第二电平为“1”时,则NM8导通与PM9导通,则高电源域电平位移电路20输出BTST。当Vo3点输出的第二电平为“0”时,则PM8导通与第九NMOS管NM9导通,则高电源域电平位移电路20输出SW。
本实用新型还提出一种DC-DC芯片,如图3所示,一种DC-DC芯片包括高压电平位移电路。高压电平位移电路的具体结构参照上述实施例,由于DC-DC芯片采用了上述所有实施例的全部技术方案,因此至少具有上述实施例的技术方案所带来的所有有益效果,在此不再一一赘述。
需要说明的是,DC-DC芯片不仅包括高压电平位移电路,还包括高压上管逻辑驱动、高压下管逻辑驱动、高压管M1、高压管M2、高压管M1的输入电压HV_vin、自举电容C、自举电容充电电压Vinc、下管逻辑驱动输入电压Vinl与第三二极管D3。自举电容C用于输出低电压SW与高电压BTST。其中,SW分别接入M1的源极、高压上管逻辑驱动的低压侧、高压电平位移电路的高电源低压输入端与M2的源极。BTST分别接入高压上管逻辑驱动的高压侧、高压电平位移电路的高电源高压输入端。自举电容充电电压VinC通过二极管给自举电容C充电。M2的源极接地,M2的栅极与高压下管逻辑驱动连接,高压下管逻辑驱动输入Vinl。高压电平位移电路的输出端通过高压上管逻辑驱动连接M1的栅极。基于以上所述,当Vin输入的逻辑电平为“1”时,高压电平位移电路可以输出逻辑“1”的电平,即高压电平BTST用于控制高压上管逻辑驱动以驱动高压管M1。其中,自举电容C可以给高压电平位移电路的高电源域提高SW和BTST电压。
下面结合图1、图2与图3来具体说明本实用新型的工作原理,如下:
当Vin点输入的电压为5V时(VSS为0,VDD=5V),即第一电平逻辑为“1”时,则NM1导通与PM2导通,则EN1点输入的电平为VDD。NM4导通,Vo1点的电位被下拉至SW-VDth(VDth为D1、D2的导通电压)。PM5导通,则Vo2点的电位被上拉至BTST。NM6导通,则Vo4的电位被下拉至SW。PM7导通,则Vo3点的电位被上拉至BTST输入的电压。Vo3点输出BTST,则NM8导通与PM9导通,则高电源域电平位移电路20的Vout点输出BTST。即Vout点输出的第二电平逻辑也为“1”,实现从5V到BTST的升压。在此过程中,SW在0~HV_vin之间(高功率管M1的输入电压)浮动,D1起钳位作用。则PM5的栅源电压为BTST-(SW-VDth),PM5栅源电压始终小于MOS管击穿电压,防止PM5损坏。
当Vin点输入的电压为0时(VSS为0,VDD=5V),即Vin点输入的第一电平逻辑为“0”时,则PM1导通与NM2导通,则EN1点输入的电平为VDD。PM3导通,EN2点输入VDD,NM5导通,Vo2点的电位被下拉至SW-VDth(VDth为D1、D2的导通电压)。PM4导通,则Vo1点的电位被上拉至BTST。NM7导通,则Vo3点的电位被下拉至SW。Vo3点输出SW,则PM8导通与NM9导通,则高电源域电平位移电路20的Vout点输出SW,即Vout点输出的第二电平逻辑也为“0”。在此过程中,SW由HV_vin~0浮动,二极管D2起钳位作用,则PM4栅源电压为BTST-(SW-VDth),PM4栅源电压始终小于MOS管击穿电压,防止PM4损坏。
本实用新型中,高电源域低电压输入端不接地,而是接入可浮动电压0~HV_vin,则NM4与NM5的栅源之间施加的电压始终都不会超过可承受的电压值,并且本实用新型实现了高压电平的位移,可以输出用于驱动高功率管的高电压BTST,可以适用于DV-DC芯片。
以上所述仅为本实用新型的可选实施例,并非因此限制本实用新型的专利范围,凡是在本实用新型的发明构思下,利用本实用新型说明书及附图内容所作的等效结构变换,或直接/间接运用在其他相关的技术领域均包括在本实用新型的专利保护范围内。

Claims (10)

1.一种高压电平位移电路,应用于DC-DC芯片,其特征在于,包括:
低电源域低电压输入端;
低电源域高电压输入端;
高电源域低电压输入端,所述高电源域低电压输入端用于接入可浮动低电压;
高电源域高电压输入端,所述高电源域高电压输入端用于接入所述高电源域低电压输入端接入的可浮动低电压经自举升压的高电压;
低电源域逻辑控制电路,所述低电源域逻辑控制电路分别与所述低电源域低电压输入端和所述低电源域高电压输入端连接;所述低电源域逻辑控制电路具有逻辑电平输入端,用于输入第一电平;
高电源域电平位移电路,所述高电源域电平位移电路分别与所述高电源域低电压输入端、所述高电源域高电压输入端和所述低电源域逻辑控制电路连接;所述高电源域电平位移电路具有逻辑电平输出端,用于输出第二电平;
所述低电源域逻辑控制电路还用于根据所述第一电平控制所述高电源域电平位移电路输出所述第二电平。
2.如权利要求1所述的高压电平位移电路,其特征在于,所述高电源域电平位移电路还包括钳位电路;所述钳位电路的输入端分别连接所述高电源域低电压输入端以及所述高压电平位移电路与所述低电源域逻辑控制电路的共同连接点;所述钳位电路用于对高电源域低电压输入端的电压限制后输入至所述高电源域电平位移电路。
3.如权利要求1所述的高压电平位移电路,其特征在于,所述低电源域逻辑控制电路包括第三PMOS管、第三NMOS管、第四NMOS管与第五NMOS管;
所述第三PMOS管的源极连接所述低电源域高电压输入端;所述第三NMOS管的源极、所述第四NMOS管的源极与所述第五NMOS管的源极连接所述低电源域低电压输入端;所述第四NMOS管的栅极连接所述逻辑电平输入端;所述第三PMOS管的漏极、所述第三NMOS管的漏极与所述第五NMOS管的栅极连接;
所述低电源域逻辑控制电路的输出端具有第一连接线与第二连接线;所述低电源域逻辑控制电路的输出端的第一连接线连接所述第四NMOS管的漏极;所述低电源域逻辑控制电路的输出端的第二连接线连接所述第五NMOS管的漏极。
4.如权利要求1所述的高压电平位移电路,其特征在于,所述高电源域电平位移电路包括第四PMOS管、第五PMOS管、第六PMOS管、第六NMOS管、第七PMOS管和第七NMOS管;
所述第四PMOS管的源极、所述第五PMOS管的源极、所述第六PMOS管的源极、所述第七PMOS管的源极与所述高电源域高电压输入端连接;所述第六NMOS管的源极、所述第七NMOS管的源极与所述高电源域低电压输入端连接;
所述高压电平位移电路的输入端具有第一连接线与第二连接线;所述高压电平位移电路的输入端的第一连接线、所述第四PMOS管的漏极、所述第五PMOS管的栅极与所述第七NMOS管的栅极连接;所述高压电平位移电路的输入端的第二连接线、所述第四PMOS管的栅极、所述第五PMOS管的漏极与所述第六NMOS管的栅极连接;
所述第六PMOS管的漏极、所述第六NMOS管的漏极与所述第七PMOS管的栅极连接;所述第六PMOS管的栅极、所述第七PMOS管的漏极、所述第七NMOS管的漏极与所述逻辑电平输出端连接。
5.如权利要求2所述的高压电平位移电路,其特征在于,所述高压电平位移电路的输入端具有第一连接线与第二连接线;所述钳位电路包括第一二极管与第二二极管;所述第一二极管的正极、第二二极管的正极与所述高电源域低电压输入端连接;所述第一二极管的负极与所述高压电平位移电路的输入端的第一连接线连接;所述第二二极管的负极与所述高压电平位移电路的输入端的第二连接线连接。
6.如权利要求1所述的高压电平位移电路,其特征在于,所述低电源域逻辑控制电路还包括低电源域驱动增强电路;所述低电源域驱动增强电路分别与所述低电源域低电压输入端和所述低电源域高电压输入端连接;所述低电源域驱动增强电路具有输入端和输出端;所述低电源域驱动增强电路的输入端与所述逻辑电平输入端连接;所述低电源域驱动增强电路用于将所述第一电平作驱动增强后经所述低电源域驱动增强电路的输出端输出。
7.如权利要求1所述的高压电平位移电路,其特征在于,所述高电源域电平位移电路还包括高电源域驱动增强电路;所述高电源域驱动增强电路分别与所述高电源域低电压输入端和所述高电源域高电压输入端连接;所述高电源域驱动增强电路具有输入端和输出端;所述高电源域驱动增强电路的输入端与所述逻辑电平输出端连接;所述高电源域驱动增强电路用于将所述第二电平作驱动增强后经所述高电源域驱动增强电路的输出端输出。
8.如权利要求6所述的高压电平位移电路,其特征在于,所述低电源域驱动增强电路包括第一PMOS管、第一NMOS管、第二PMOS管和第二NMOS管;所述第一PMOS管的源极、第二PMOS管的源极与所述低电源域高电压输入端连接;所述第一NMOS管的源极、第二NMOS管的源极与所述低电源域低电压输入端连接;所述第一PMOS管的栅极、所述第一NMOS管的栅极与所述逻辑电平输入端连接;所述第一PMOS管的漏极、所述第一NMOS管的漏极、所述第二PMOS管的栅极与所述第二NMOS管的栅极连接;所述第二PMOS管的漏极与所述第二NMOS管的漏极与所述低电源域驱动增强电路的输出端连接。
9.如权利要求7所述的高压电平位移电路,其特征在于,所述高电源域驱动增强电路包括第八PMOS管、第八NMOS管、第九PMOS管和第九NMOS管;所述第八PMOS管的源极、第九PMOS管的源极与所述高电源域高电压输入端连接;所述第八NMOS管的源极、第九NMOS管的源极与所述高电源域低电压输入端连接;所述第八PMOS管的栅极、所述第八NMOS管的栅极与所述逻辑电平输出端连接;所述第八PMOS管的漏极、所述第八NMOS管的漏极、所述第九PMOS管的栅极与所述第九NMOS管的栅极连接;所述第九PMOS管的漏极与所述第九NMOS管的漏极与所述高电源域驱动增强电路的输出端连接。
10.一种DC-DC芯片,其特征在于,所述DC-DC芯片包括如权利要求1至9任一项所述的高压电平位移电路。
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