CN220324465U - 一种耐压氮化镓器件的结构 - Google Patents

Abstract

本申请涉及一种耐压氮化镓器件的结构，该结构包括衬底、缓冲层、势垒层和钝化层，衬底背面形成有与衬底同型掺杂的重掺杂层；衬底的处理表面注入形成有深植入区，深植入区形成有重掺杂的浅植入区，深植入区和浅植入区相对于衬底为异型掺杂；缓冲层外延形成于处理表面上，势垒层外延形成于缓冲层上并用于提供沟道形成层；势垒层和缓冲层连续贯穿设置有达到浅植入区的通道；钝化层形成有间隔设置的第一沟槽、第二沟槽和第三沟槽，第一沟槽内设置有源极，第二沟槽内设置有栅极，第三沟槽对准所述通道且内设置有漏极，漏极通过所述通道与浅植入区电接触。本申请具有通过构造PN结实现对耐压氮化镓器件主体结构的过压保护的功能。

Description

一种耐压氮化镓器件的结构

技术领域

本申请涉及半导体领域，尤其是涉及一种耐压氮化镓器件的结构。

背景技术

在半导体领域中，氮化镓（GaN）已逐渐成为研究的热点，它拥有一些独特的优势。氮化镓的特性包括宽禁带、高电子迁移速度、高热导率、耐腐蚀以及抗辐射等优良性能，这些优势使其在制造高温、高频、大功率电子器件方面显得尤为出色。而这些器件正是许多先进电子***和高性能集成电路不可或缺的关键组成部分，为新一代电子设备提供了广阔的应用空间。

对于目前已有的高耐压 GaN HFET（高电子迁移率场效应晶体管）结构而言，主要采用的是横向器件构造。在这种结构中，器件主要由衬底、缓冲层、势垒层以及在势垒层上形成的源极、漏极和栅极等几个关键部分组成。这些部分协同工作，构成了整个高耐压 GaNHFET的基础结构。

然而，尽管氮化镓的特性使其在许多方面表现出色，但在实际应用中仍存在一些限制。由于受限于现有工艺和器件结构，目前仍然难以实现功率开关器件需要的必要雪崩耐量能力。换句话说，如果在***应用中出现高于器件物理击穿水平的电压被施加到漏极到源极之间或漏极到栅极之间，将立即产生不可恢复的损坏。这种情况极大降低了设备的可靠性，并且限制了其在更广泛的应用场景中的使用范围。

实用新型内容

为了实现对耐压氮化镓器件主体结构的过压保护，本申请提供一种耐压氮化镓器件的结构。

本申请提供的一种耐压氮化镓器件的结构，采用如下的技术方案：

一种耐压氮化镓器件的结构，包括：

衬底，具有处理表面和对应的背面，所述背面形成有与衬底同型掺杂的重掺杂层；处理表面注入形成有深植入区，深植入区在处理表面上注入形成有重掺杂的浅植入区，深植入区和浅植入区相对于衬底为异型掺杂；

缓冲层，外延形成于处理表面上，用于对处理表面进行绝缘和隔离；

势垒层，外延形成于缓冲层上，用于提供沟道形成层；势垒层和缓冲层连续贯穿设置有达到浅植入区的通道；

钝化层，形成有间隔设置的第一沟槽、第二沟槽和第三沟槽，第一沟槽内设置有源极，第二沟槽内设置有栅极，第三沟槽对准所述通道且内设置有漏极，漏极通过所述通道与浅植入区电接触。

可选的，所述衬底为P型离子轻掺杂，所述重掺杂层为P型离子重掺杂层；所述深植入区为N型离子轻掺杂，所述浅植入区为N型离子重掺杂，所述深植入区在衬底处形成N阱。

可选的，所述衬底、重掺杂层、浅植入区和深植入区配合形成PN结，所述PN结的反向击穿电压小于缓冲层的击穿电压。

可选的，所述衬底、重掺杂层、浅植入区和深植入区配合形成PN结，所述PN结的反向击穿电压小于缓冲层的击穿电压。

可选的，所述通道内为漏极材料沉积或为相对于浅植入区的同型掺杂的材料。

可选的，所述第二沟槽的底部形成有帽层，所述栅极通过帽层绝缘设置于钝化层上。

可选的，所述缓冲层为GaN层。

可选的，所述势垒层为AlGaN层。

可选的，所述钝化层为二氧化硅层或氮化硅层。

综上所述，本申请包括以下至少一种有益技术效果：

1、本申请依据硅基氮化镓高电子迁移率场效应晶体管独特的器件结构特征，利用该器件自身具备的硅基底建立一个PN结二极管结构，并将二极管的阳极设置在底部，以方便在实际应用中将其接地或通过低阻抗的方式接地。同时，二极管的阴极与GaN器件的漏极相连。通过控制二极管的反向击穿电压低于GaN器件的击穿电压，以此实现对GaN器件的保护。在此设计下，当***出现过高的脉冲电压时，二极管将率先达到击穿状态，以自身承受过大的能量并将电压钳位在其击穿电压水平以下。从而避免GaN器件因过高电压而发生击穿损坏。

2、本申请利用硅基GaN HEMT的固有结构，避免了对原有结构进行大的改动，既降低了成本，又保证了器件的安全和可靠性。通过这种方式，可以在不破坏GaN HEMT性能的前提下，大大提高其在面对过压情况时的稳定性和耐用性，有助于扩展其在电力电子、无线通信等领域的应用范围。

3、本申请的高耐压氮化镓器件是在相对成熟的硅基底上进行开发的，只需要在现有的工艺基础上增加四层额外的步骤，即可完成器件的制备。这种方法有效地降低了研究开发的初始投入以及后期的生产成本。同时，这种在硅基底上开发的耐压氮化镓半导体器件，其生产工艺的成熟程度较高，有利于在短时间内提高生产良率。在半导体制造领域，生产良率的提升意味着单位投入的成本降低，同时也提升了生产效率，有助于更快地推向市场，满足市场需求。

附图说明

图1用于绘示本发明一实施例中耐压氮化镓器件的结构。

附图标记说明：

1、衬底；101、处理表面；102、背面；111、重掺杂层；112、深植入区；113、浅植入区；

2、缓冲层；

3、势垒层；

4、钝化层；401、第一沟槽；402、第二沟槽；403、第三沟槽；411、源极；412、栅极；413、漏极；

5、通道。

具体实施方式

以下结合附图，对本申请作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是作为理解本申请的发明构思一部分实施例，而不能代表全部的实施例，也不作唯一实施例的解释。基于本申请中的实施例，本领域普通技术人员在理解本申请的发明构思前提下所获得的所有其他实施例，都属于本申请保护的范围内。

需要说明，若本申请实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。为了更方便理解本申请的技术方案，以下将本申请的耐压氮化镓器件的结构做进一步详细描述与解释，但不作为本申请限定的保护范围。本领域技术人员应当知道说明书所指的源极411与漏极413是一种相对概念，不是绝对概念，在变化例具体应用中，示例的源极411可以作为漏极413连接使用，示例的漏极413可以作为源极411连接使用，当说明书中记载的源极411作为源极411连接，当说明书中记载的漏极413必然作为漏极413连接；当说明书中记载的源极411作为漏极413连接，当说明书中记载的漏极413必然作为源极411连接。为了方便理解本申请的技术方案，说明书与保护范围仍使用“源极411”与“漏极413”，实际上不限定于源极411与漏极413，而是使用上代表两个不同电位极的第一电极与第二电极。此外，说明书中记载的“反极”即是与基础极相反的电极，例如源漏极413的基础极是N型，则反极是P型，反之亦然。此外，说明书中记载的“异型掺杂”即是与基础型掺杂相反的掺杂类型，例如N型掺杂的异型掺杂是P型，反之亦然。

传统的PN结半导体器件在其工作中，当施加的电压达到其设计的耐压极限时，会进入所谓的"雪崩击穿"状态。这种状态的特性通常表现为一个稳压管的行为，即器件的电流会大幅度增加，而电压维持在相对稳定的水平。如果在这种状态下的功率维持在安全工作区内，那么这种PN结半导体器件在电压消失后将自动恢复正常，不会出现永久性的损坏。因此，这种器件具有一定的雪崩耐受能力，即能够承受一定量的雪崩能量。

在实际的电源应用中，这种雪崩耐受能力带来了显著的优势。例如，在因雷击或电网浪涌而产生的短暂的高电压脉冲下，即使这种电压脉冲瞬间超过了器件的耐压极限，导致器件的击穿，也可能不会导致器件的永久性损坏。

然而，受限于氮化镓高电子迁移率晶体管（GaN HEMT）的特定结构和工作原理，这种器件在面对上述的过高电压脉冲时，可能会导致其绝缘层出现不可恢复的击穿。这将导致器件的彻底损坏，无法恢复正常工作。因此，可以得出结论，与传统的PN结半导体器件相比，GaN HEMT器件本身并不具有类似的雪崩耐受能力。这是GaN HEMT在设计和应用过程中需要重点考虑的问题，对于提高器件的可靠性和稳定性具有重要的意义。

参照图1，为本申请实施例一种耐压氮化镓器件的结构包括衬底1、缓冲层2、势垒层3、钝化层4、源极411、栅极412和漏极413，以实现压氮化镓器件电流子开关的基本功能。

衬底1具有处理表面101和对应的背面102，衬底1在半导体制程中是半导体晶圆，在产品中是切单后的芯片基础层，衬底1的基础材质通常是硅，也可以是碳化硅、III-V族或II-VI化合物，在掺杂电子提供物质或电洞提供物质后具有导电性，掺杂区域在芯片有效区，可以全面也可以区块状，示例是P型离子轻掺杂。处理表面101是半导体工艺的处理表面101，背面102是相反于处理表面101的表面。背面102形成有与衬底1同型掺杂的重掺杂层111，因此衬底1的电阻高于重掺杂层111的电阻，重掺杂层111更趋于导电性。

缓冲层2（buffer）外延形成于处理表面101上，用于对处理表面101进行绝缘和隔离。在本申请实施例中，缓冲层2为GaN以额外沉积或外延生长的形式形成于处理表面101上。需要注意的是，该GaN缓冲层2为非故意掺杂(UID)的半绝缘缓冲层2，其中的掺杂程度低到可以忽略不计。这是因为在生产过程中，尽管已经尽量避免，但仍有可能有一些杂质元素掺杂进入。这种低掺杂程度使得半绝缘缓冲层2具有很高的阻抗。缓冲层2的厚度通常在微米级，用于形成二维电子气（2DEG），并降低背景载流子浓度以减小缓冲层2陷阱效应引起的漏极413电流崩塌。高的背景载流子浓度可能会导致所谓的"陷阱效应"，使电子被捕获，进而引起漏极413电流的崩塌，即电流突然减小。通过使用非故意掺杂的半绝缘缓冲层2，可以有效地降低背景载流子浓度，减轻陷阱效应。

可选的，缓冲层2和处理表面101之间也可以预形成有成核过渡层(transition/nucleation)，由于介质基板与GaN缓冲层2存在晶格不匹配问题(GaN基板除外)，如SiC与GaN间晶格失配率为3.5%，需要引入一定厚度(纳米级)的过渡层(AlGaN或AIN)来减小该失配引起的界面张力。该过渡层对减小界面失配、缺陷或陷阱效应引起的电流崩塌，降低静态电流泄漏及射频传导和改善射频性能有重要作用。

势垒层3为外延形成于缓冲层2上的AlGaN层，以用于提供沟道形成层，为栅极412肖特基接触提供一定的势垒高度。在其它实施例中，势垒层3也可以由其它材料构成。需要注意的是，由于表面陷阱的影响，较薄的势垒层3电场强度更大，电流崩塌会更严重，饱和输出功率更低；但较厚的势垒层3会增大寄生效应，降低小信号增益特性，因此实际设计中需要折中考虑势垒层3厚度对器件特性的影响。

势垒层3和缓冲层2连续贯穿设置有达到处理表面101的通道5，处理表面101经过一次离子注入形成有范围较大的深植入区112，即在衬底1处形成N阱（N-Well）。N型离子可以为P-，且注入可以含有多次注入，注入剂量和注入能量根据实际需要进行设定。深植入区112在处理表面101上进行二次离子注入形成有重掺杂的浅植入区113，深植入区112和浅植入区113相对于衬底1为异型掺杂。深植入区112为N型离子轻掺杂，浅植入区113为N型离子重掺杂，因此深植入区112的电阻高于浅植入区113的电阻，浅植入区113更趋于导电性。由此，衬底1、重掺杂层111、浅植入区113和深植入区112配合形成PN结，通过适当的参数设计，可以使得PN结的反向击穿电压小于缓冲层2的击穿电压。

钝化层4形成有间隔设置的第一沟槽401、第二沟槽402和第三沟槽403。第一沟槽401、第二沟槽402和第三沟槽403的底部朝向势垒层3，开口背离势垒层3。第一沟槽401、第二沟槽402和第三沟槽403没有贯通钝化层4。图中绘示的虽然只有一组第一沟槽401、第二沟槽402和第三沟槽403，但实际上可以是一条以上的多条，沟槽数量可以调整，图1中的结构在左右两侧可以适当的重复展开，只需要保持图1中沟槽的排列顺序即可。较优的沟槽形状在钝化层4上是多个平行直条状，但也可以是平行具有相同间隔的各种弯曲形状。

第一沟槽401内设置有源极411，第二沟槽402内设置有栅极412，第三沟槽403对准所述通道5且内设置有漏极413，漏极413通过通道5与浅植入区113电接触。栅极412、源极411和漏极413为导电性，材质优选为多晶态的导电硅或其他导电性半导体材料，能与各层有着相同或相近的热膨胀适配性；在其他示例中也可以采用半导体工艺中使用的其他导电材料，例如：钨、铜、铝，常用为钨。栅极412的结构可以如图1所示的单层结构也可以是多层叠加结构。另外，通道5内为漏极413材料沉积或为相对于浅植入区113的同型掺杂的材料。具体例子，势垒层3上可以通过光刻胶以掩膜镂空出与浅植入区113相对应的区域，然后进行干刻或湿刻在势垒层3和缓冲层2形成通道直至到达浅植入区113，最后再进行气相沉积在通道5内沉淀填充漏极材料，从而实现漏极413与浅植入区113的电接触。

第二沟槽402的底部形成有帽层，栅极412通过帽层绝缘设置于钝化层4上。帽层和钝化层4对于减小各电极电流崩塌，维持极化特性产生的2DEG有重要作用。同时也能减小栅极412泄漏电流，增强源、漏极413欧姆接触和击穿电压。二氧化硅和氮化硅往往作为钝化处理材料。钝化处理后, GaN HEMT的沟道电子浓度约有20%的提升。

本申请实施例一种耐压氮化镓器件的实施原理为：

本申请采用了根据硅基氮化镓高电子迁移率晶体管（GaN HEMT）的固有器件结构特性，巧妙地利用其天然的硅基衬底1构造一个PN结二极管结构的创新设计。在这个设计中，二极管的阳极部分设定于硅基衬底1的底部。在实际应用中，底部通常被接地，或通过较低阻抗的方式接地。二极管的阴极部分则被连接至GaN器件的漏极413。这样的设计允许通过控制二极管的反向击穿电压，使其保持在低于GaN器件击穿电压的水平，从而有效地为GaN器件提供过压保护。当***遭遇过高的脉冲电压时，二极管将首先进入击穿状态，吸收过高的电能，并将电压钳位在二极管的击穿电压水平下。因此，GaN器件能够避免遭受击穿损坏。

对于硅基底的半导体器件制程，首先，需要在硅基底上加工出耐高压的二极管器件。具体来说，在P型硅衬底1（P_sub）的下方进行P型重掺杂，然后在其一侧注入N型阱（N-WELL）。接下来，在N型阱中注入N型重掺杂，其中，浅植入区113（N型重掺杂区）位于GaN HEMT器件漏极413的正下方。至此，耐高压二极管器件就形成了。

基于上述二极管的基础结构，进一步进行缓冲层2和势垒层3的加工。在完成上一步的N型重掺杂后，在其位置处加工出一个直达浅植入区113的通道5，然后制作出耐压GaN器件的源极411和漏极413，同时确保漏极413与浅植入区113（N型重掺杂区）电性接触。最后一步，完成了钝化层4和栅极412的制作。通过这一系列制程，实现了具有过压保护功能的硅基GaN HEMT器件的制作。

以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。

Claims (8)

1.一种耐压氮化镓器件的结构，其特征在于，包括：

衬底(1)，具有处理表面(101)和对应的背面(102)，所述背面(102)形成有与衬底(1)同型掺杂的重掺杂层(111)；处理表面(101)注入形成有深植入区(112)，深植入区(112)在处理表面(101)上注入形成有重掺杂的浅植入区(113)，深植入区(112)和浅植入区(113)相对于衬底(1)为异型掺杂；

缓冲层(2)，外延形成于处理表面(101)上，用于对处理表面(101)进行绝缘和隔离；

势垒层(3)，外延形成于缓冲层(2)上，用于提供沟道形成层；势垒层(3)和缓冲层(2)连续贯穿设置有达到浅植入区(113)的通道(5)；

钝化层(4)，形成有间隔设置的第一沟槽(401)、第二沟槽(402)和第三沟槽(403)，第一沟槽(401)内设置有源极(411)，第二沟槽(402)内设置有栅极(412)，第三沟槽(403)对准所述通道(5)且内设置有漏极(413)，漏极(413)通过所述通道(5)与浅植入区(113)电接触。

2.根据权利要求1所述的耐压氮化镓器件的结构，其特征在于，所述衬底(1)为P型离子轻掺杂，所述重掺杂层(111)为P型离子重掺杂层；所述深植入区(112)为N型离子轻掺杂，所述浅植入区(113)为N型离子重掺杂，所述深植入区(112)在衬底(1)处形成N阱。

3.根据权利要求2所述的耐压氮化镓器件的结构，其特征在于，所述衬底(1)、重掺杂层(111)、浅植入区(113)和深植入区(112)配合形成PN结，所述PN结的反向击穿电压小于缓冲层(2)的击穿电压。

4.根据权利要求1所述的耐压氮化镓器件的结构，其特征在于，所述通道(5)内为漏极(413)材料沉积或为相对于浅植入区(113)的同型掺杂的材料。

5.根据权利要求1所述的耐压氮化镓器件的结构，其特征在于，所述第二沟槽(402)的底部形成有帽层，所述栅极(412)通过帽层绝缘设置于钝化层(4)上。

6.根据权利要求1所述的耐压氮化镓器件的结构，其特征在于，所述缓冲层(2)为GaN层。

7.根据权利要求1所述的耐压氮化镓器件的结构，其特征在于，所述势垒层(3)为AlGaN层。

8.根据权利要求1所述的耐压氮化镓器件的结构，其特征在于，所述钝化层(4)为二氧化硅层或氮化硅层。