CN220086039U - 集成rc吸收器的功率半导体器件 - Google Patents
集成rc吸收器的功率半导体器件 Download PDFInfo
- Publication number
- CN220086039U CN220086039U CN202320950694.XU CN202320950694U CN220086039U CN 220086039 U CN220086039 U CN 220086039U CN 202320950694 U CN202320950694 U CN 202320950694U CN 220086039 U CN220086039 U CN 220086039U
- Authority
- CN
- China
- Prior art keywords
- absorption
- cell
- region
- absorber
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 80
- 239000006096 absorbing agent Substances 0.000 title claims abstract description 43
- 238000010521 absorption reaction Methods 0.000 claims abstract description 140
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 94
- 229920005591 polysilicon Polymers 0.000 claims abstract description 94
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 238000000034 method Methods 0.000 claims abstract description 27
- 238000002955 isolation Methods 0.000 claims abstract description 25
- 239000002184 metal Substances 0.000 claims description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 235000012239 silicon dioxide Nutrition 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- 230000010355 oscillation Effects 0.000 abstract description 15
- 238000009413 insulation Methods 0.000 description 14
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000001413 cellular effect Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000035939 shock Effects 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- YSCNMFDFYJUPEF-OWOJBTEDSA-N 4,4'-diisothiocyano-trans-stilbene-2,2'-disulfonic acid Chemical compound OS(=O)(=O)C1=CC(N=C=S)=CC=C1\C=C\C1=CC=C(N=C=S)C=C1S(O)(=O)=O YSCNMFDFYJUPEF-OWOJBTEDSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
本实用新型涉及一种集成RC吸收器的功率半导体器件。其在有源区内，任意两个相邻的元胞之间制备若干用于吸收振荡电压的RC吸收器，其中，所述RC吸收器包括制备于半导体基板外延层内的吸收掺杂区以及若干制备于所述吸收掺杂区内的吸收沟槽，在吸收沟槽内填充有吸收多晶硅体，所述吸收多晶硅体通过制备于吸收掺杂区内的绝缘隔离层与吸收掺杂区绝缘隔离；吸收掺杂区与半导体基板的外延层接触。本实用新型通过集成的RC吸收器，不但能抵抗高浪涌电流，且能吸收开关过程中的电压震荡，提高了电压震荡dVds/dt耐量，有效防止了器件因电压震荡dVds/dt导致的失效，消除开关过程中的EMI问题。
Description
技术领域
本实用新型涉及一种功率半导体器件，尤其是一种集成RC吸收器的功率半导体器件。
背景技术
MOSFET(金属氧化物半导体场效应晶体管)由于其具有开关速度快、开关损耗小、输入阻抗高、电压驱动、高频率等优点，作为功率开关管被广泛应用于开关电源、汽车电子、马达驱动等各种领域。
当MOSFET器件作为功率开关管时，其工作在ON(导通)-OFF(关断)的快速循环转换状态，其内部寄生电容Cds充放电较快，会面对很高的漏极和源极之间的电压震荡dVds/dt和电流震荡dIds/dt，高的电压震荡dVds/dt叠加在开关***中，会成为电场耦合和磁场耦合的主要干扰源，也就是常说的EMI(电磁干扰)；因此，如何有效降低电场耦合与磁场耦合的干扰，是目前急需解决的技术难题。
发明内容
本实用新型的目的是克服现有技术中存在的不足，提供一种集成RC吸收器的功率半导体器件，其通过集成的RC吸收器，不但能抵抗高浪涌电流，且能吸收开关过程中的电压震荡，提高了电压震荡dVds/dt耐量，有效防止了器件因电压震荡dVds/dt导致的失效，消除开关过程中的EMI问题。
按照本实用新型提供的技术方案，一种集成RC吸收器的功率半导体器件，包括半导体基板以及制备于所述半导体基板中心区的有源区，所述有源区内包括若干并联分布的元胞，
在有源区内，任意两个相邻的元胞之间制备若干用于吸收振荡电压的RC吸收器，其中，
所述RC吸收器包括制备于半导体基板外延层内的吸收掺杂区以及若干制备于所述吸收掺杂区内的吸收沟槽，在吸收沟槽内填充有吸收多晶硅体，所述吸收多晶硅体通过制备于吸收掺杂区内的绝缘隔离层与吸收掺杂区绝缘隔离；
吸收掺杂区的导电类型与半导体基板的导电类型相一致，吸收掺杂区的掺杂浓度大于所在外延层的外延层掺杂浓度，且吸收掺杂区与半导体基板的外延层接触。
RC吸收器内包括多个吸收沟槽时，多个吸收沟槽在吸收掺杂区内呈并列分布，其中，
填充在吸收沟槽内的吸收多晶硅体间相互连接成一体，绝缘隔离层覆盖吸收沟槽的内壁，并覆盖在相邻吸收沟槽间的吸收掺杂区上。
半导体基板的掺杂类型为第一导电类型且有源区内的元胞采用沟槽结构时，元胞沟槽垂直分布于半导体基板的外延层内，且所述元胞沟槽的槽底位于横贯有源区内第二导电类型基区的下方；
对RC吸收器内的吸收沟槽，所述吸收沟槽贯穿第二导电类型基区，吸收掺杂区与第二导电类型基区接触，且吸收沟槽的槽底也位于第二导电类型基区的下方。
在有源区内，还包括与元胞沟槽外侧壁接触的第一导电类型源区，第一导电类型源区位于第二导电类型基区内，且第一导电类型源区以及第二导电类型基区与外延层上方的源极金属欧姆接触。
吸收掺杂区的掺杂浓度大于第一导电类型源区的掺杂浓度。
有源区内的元胞采用SGT结构时，所述SGT结构的元胞包括位于元胞沟槽内的元胞源极导电多晶硅以及位于元胞沟槽内的元胞栅极导电多晶硅，其中，
在一元胞沟槽内，元胞栅极导电多晶硅位于元胞源极导电多晶硅的上方，元胞栅极导电多晶硅通过所在元胞沟槽内的槽内绝缘氧化层与元胞源极导电多晶硅绝缘隔离，元胞栅极导电多晶硅、元胞源极导电多晶硅通过槽内绝缘氧化层与所在元胞沟槽的内壁绝缘隔离；
元胞源极导电多晶硅与源极金属欧姆接触，元胞栅极导电多晶硅与栅极金属欧姆接触；
元胞栅极导电多晶硅的底部以及吸收多晶硅体的底部位于第二导电类型基区的下方。
所述吸收多晶硅体与元胞栅极导电多晶硅为同一工艺步骤填充形成。
还包括覆盖于外延层上的绝缘介质层，其中，
源极金属通过绝缘介质层与元胞栅极导电多晶硅绝缘隔离。
所述绝缘隔离层包括二氧化硅层。
还包括半导体基板背面的背面电极结构，所述背面电极结与半导体基板的背面配合，以使得所形成的功率半导体器件为MOSFET型功率器件或IGBT型功率器件。
所述“第一导电类型”和“第二导电类型”两者中，对于N型功率半导体器件，第一导电类型指N型，第二导电类型为P型；对于P型功率半导体器件，第一导电类型与第二导电类型所指的类型与N型功率半导体器件正好相反。
本实用新型的优点：在吸收掺杂区内设置若干吸收沟槽，吸收多晶硅体填充于吸收沟槽内，吸收多晶硅体通过绝缘隔离层与吸收掺杂区形成MIS电容的结构形式；吸收掺杂区与外延层接触，从而在功率半导体器件工作时可形成RC吸收支路，利用所形成RC吸收支路可实现对开关过程中的震荡电压吸收，提高了电压震荡dVds/dt耐量，有效防止了器件因电压震荡dVds/dt导致的失效，消除开关过程中的EMI问题；
多个吸收沟槽呈并列分布时，可形成梳齿状的形式，可有效增大形成RC吸收器的电容面积，进一步地提高抗EMI干扰的效果
附图说明
图1为本实用新型功率半导体器件的一种实施例示意图。
图2～图5为本实用新型功率半导体器件制备工艺的一种实施例剖视图，其中，
图2为本实用新型制备得到绝缘隔离氧化层后的剖视图。
图3为本实用新型制备得到元胞栅极导电多晶硅以及吸收多晶硅体后的剖视图。
图4为本实用新型制备得到接触孔后的剖视图。
图5为本实用新型制备得到源极金属后的剖视图。
附图标记说明：1-外延层、2-元胞沟槽、3-P型基区、4-绝缘介质层、5-源极金属、6-元胞沟槽下绝缘氧化层、7-元胞源极导电多晶硅、8-元胞栅极导电多晶硅、9-吸收掺杂区、10-吸收多晶硅体、11-绝缘隔离层、12-N+源区、13-吸收沟槽、14-绝缘隔离氧化层、15-元胞沟槽上绝缘氧化层以及16-接触孔。
具体实施方式
下面结合具体附图和实施例对本实用新型作进一步说明。
为了能抵抗高浪涌电流，且能吸收开关过程中的电压震荡，提高了电压震荡dVds/dt耐量，有效防止了器件因电压震荡dVds/dt导致的失效，消除开关过程中的EMI问题，对集成RC(电阻-电容)吸收器的功率半导体器件，以第一导电类型为N型为例，本实用新型的一种实施例中，包括半导体基板以及制备于所述半导体基板中心区的有源区，所述有源区内包括若干并联分布的元胞，
在有源区内，任意两个相邻的元胞之间制备若干用于吸收振荡电压的RC吸收器，其中，
所述RC吸收器包括制备于半导体基板外延层1内的吸收掺杂区9以及若干制备于所述吸收掺杂区9内的吸收沟槽13，在吸收沟槽13内填充有吸收多晶硅体10，所述吸收多晶硅体10通过制备于吸收掺杂区9内的绝缘隔离层11与吸收掺杂区9绝缘隔离；
吸收掺杂区9的导电类型与半导体基板的导电类型相一致，吸收掺杂区9的掺杂浓度大于所在外延层1的外延层掺杂浓度，且吸收掺杂区9与半导体基板的外延层1接触。
具体地，对N型的功率半导体器件，半导体基板的导电类型为N型，半导体基板可采用现有常用的材料，如可为硅、SIC等形式，具体可根据实际需要选择，以能满足实际的应用需求为准。一般地，在半导体基板的中心区制备有源区，有源区一般分布于半导体基板的正面，有源区的作用与现有功率半导体器件相一致。半导体基板一般包括N+衬底以及位于N+衬底上的N型外延层1，外延层的掺杂浓度一般小于N+衬底的掺杂浓度；有源区制备于半导体基板的正面，一般是指将有源区制备于外延层1内。有源区内一般包括若干元胞，有源区内的元胞并联成一体。
由上述说明可知，功率半导体器件在开关过程中会存在电压震荡，为了能吸收震荡电压，在有源区内需要制备RC吸收器，具体地，RC吸收器可分布于任一两个相邻的元胞之间，如图1和图5所示，示出了在相邻的两个元胞之间分布一个RC吸收器的情况。当然，在相邻的两个元胞之间，还可以设置多个RC吸收器或不设置RC吸收器，RC吸收器在有源区内的分布可根据实际需要选择，以能满足对开关过程中振荡电压的吸收要求为准。
具体地，RC吸收器包括制备于外延层1内的吸收掺杂区9以及吸收沟槽13，吸收掺杂区9的导电类型为N型，吸收沟槽13从外延层1的正面垂直向下延伸，吸收沟槽13的槽底位于吸收掺杂区9内。吸收多晶硅体10填充在吸收沟槽13内，吸收多晶硅体10通过绝缘隔离层11与吸收掺杂区9绝缘隔离，此时，吸收多晶硅体10通过绝缘隔离层11与吸收掺杂区9形成MIS电容的结构形式；吸收掺杂区9与外延层1接触，从而在功率半导体器件工作时可形成RC吸收支路，利用所形成RC吸收支路可实现对开关过程中的震荡电压吸收，提高了电压震荡dVds/dt耐量，有效防止了器件因电压震荡dVds/dt导致的失效，消除开关过程中的EMI问题。
本实用新型的一种实施例中，RC吸收器内包括多个吸收沟槽13时，多个吸收沟槽13在吸收掺杂区9内呈并列分布，其中，
填充在吸收沟槽13内的吸收多晶硅体10间相互连接成一体，绝缘隔离层11覆盖吸收沟槽13的内壁，并覆盖在相邻吸收沟槽13间的吸收掺杂区9上。
图1和图5中示出了RC吸收器的一种实施例，图示中，包括三个并列分布的吸收沟槽13，在每个吸收沟槽13内均填充有吸收多晶硅体10，且所有的吸收多晶硅体10相互连接呈一体。
绝缘隔离层11为二氧化硅层，为了能实现绝缘隔离目的，绝缘隔离层11一般覆盖吸收沟槽13的内壁；由于吸收沟槽13内的吸收多晶硅体10相互连接成一体，因此，绝缘隔离层11还需要覆盖相邻吸收沟槽13之间的吸收掺杂区9，绝缘隔离层11的分布位置，具体以能满足吸收多晶硅体10与吸收掺杂区9绝缘隔离为准。
多个吸收沟槽13呈并列分布时，可形成梳齿状的形式，可有效增大形成RC吸收器的电容面积，进一步地提高抗EMI干扰的效果。
具体实施时，有源区内的元胞可为平面型或沟槽型，元胞的类型可根据需要选择。本发明的一种实施例中，半导体基板的掺杂类型为N导电类型且有源区内的元胞采用沟槽结构时，元胞沟槽2垂直分布于半导体基板的外延层1内，且所述元胞沟槽2的槽底位于横贯有源区内P型基区3的下方；
对RC吸收器内的吸收沟槽13，所述吸收沟槽13贯穿P型基区3，吸收掺杂区9与P型基区3接触，且吸收沟槽13的槽底也位于P型基区3的下方。
当元胞采用沟槽结构时，元胞至少包括元胞沟槽2，元胞沟槽2在外延层1内垂直分布，元胞沟槽2的槽口与外延层1的表面对应，图1和图5中，元胞沟槽2的深度大于吸收沟槽13的深度，也即吸收沟槽13的槽底位于元胞沟槽2槽底的上方。图1和图5中，三个吸收沟槽13分布于两个元胞沟槽2之间。
一般地，在外延层1内设置P型基区3，P型基区3一般横贯有源区，也即有源区内均分布有P型基区3。元胞沟槽2以及吸收沟槽13均贯穿P型基区3，元胞沟槽2的槽底以及吸收沟槽3的槽底均位于P型基区3的下方。
为了能形成导电沟道，一般地，在有源区内，还包括与元胞沟槽2外侧壁接触的N+源区12，N+源区12位于P型基区3内，且N+源区12以及P型基区3与外延层1上方的源极金属5欧姆接触。
具体地，源极金属5与N+源区12欧姆接触，即利用源极金属5可形成MOSFET型器件的源电极，或形成IGBT型器件的发射极。N+源区12在P型基区3内，N+源区12需要与元胞沟槽2的外侧壁接触，当然，P型基区3也需要与元胞沟槽2的外壁接触，但由于吸收沟槽13被吸收掺杂区9包围，吸收沟槽13通过吸收掺杂区9与P型基区3隔离。
本实用新型的一种实施例中，吸收掺杂区9的掺杂浓度大于N+源区12的掺杂浓度，此时，N+源区12的掺杂浓度大于外延层1的掺杂浓度，吸收掺杂区9的掺杂浓度大于N+源区12的掺杂浓度。
本实用新型的一种实施例中，有源区内的元胞采用SGT结构时，所述SGT结构的元胞包括位于元胞沟槽2内的元胞源极导电多晶硅7以及位于元胞沟槽2内的元胞栅极导电多晶硅8，其中，
在一元胞沟槽2内，元胞栅极导电多晶硅8位于元胞源极导电多晶硅7的上方，元胞栅极导电多晶硅8通过所在元胞沟槽3内的槽内绝缘氧化层与元胞源极导电多晶硅7绝缘隔离，元胞栅极导电多晶硅8、元胞源极导电多晶硅7通过槽内绝缘氧化层与所在元胞沟槽的内壁绝缘隔离；
元胞源极导电多晶硅7与源极金属5欧姆接触，元胞栅极导电多晶硅8与栅极金属欧姆接触；
元胞栅极导电多晶硅8的底部以及吸收多晶硅体10的底部位于P型基区3的下方。
图1和图5中示出了SGT结构采用上下结构的一种实施例，图中，包括元胞源极导电多晶硅7以及元胞栅极导电多晶硅8，元胞栅极导电多晶硅8位于元胞源极导电多晶硅7上方，一般地，元胞栅极导电多晶硅8的宽度大于元胞源极导电多晶硅7的宽度。元胞栅极导电多晶硅8与元胞元胞导电多晶硅7绝缘隔离，且与所在元胞沟槽2的内壁绝缘隔离。
图中，槽内绝缘氧化层包括位于元胞沟槽2下部的元胞沟槽下绝缘氧化层6以及位于上部的元胞沟槽上绝缘氧化层15，其中，元胞沟槽下绝缘氧化层6、元胞沟槽上绝缘氧化层15一般均为二氧化硅层，元胞沟槽下绝缘氧化层6的厚度大于元胞沟槽上绝缘氧化层15的厚度，元胞沟槽下绝缘氧化层6覆盖所在元胞沟槽2下部的内壁以及底壁，元胞沟槽上绝缘氧化层15覆盖所在元胞沟槽2上部的内壁。当然，槽内绝缘氧化层还可以采用其他的形式，以能满足绝缘隔离的要求为准。
具体实施时，元胞源极导电多晶硅7与源极金属5欧姆接触，元胞栅极导电多晶硅8与栅极金属欧姆接触，此时，利用栅极金属可形成MOSFET器件的栅电极，或形成IGBT器件的门极，具体与现有相一致。
本实用新型的一种实施例中，元胞栅极导电多晶硅8的底部以及吸收多晶硅体10的底部位于P型基区3的下方，具体地，所述吸收多晶硅体10与元胞栅极导电多晶硅8为同一工艺步骤填充形成。
此外，还包括覆盖于外延层1上的绝缘介质层4，其中，源极金属5通过绝缘介质层4与元胞栅极导电多晶硅8绝缘隔离。
图1和图5中，绝缘介质层4覆盖在外延层1上，利用绝缘介质层4实现源极金属5与元胞栅极导电多晶硅8之间的绝缘隔离，绝缘介质层4的材料包括PSG(磷硅玻璃)或BPSG(硼磷硅玻璃)。
本实用新型的一种实施例中，还包括半导体基板背面的背面电极结构，所述背面电极结与半导体基板的背面配合，以使得所形成的功率半导体器件为MOSFET型功率器件或IGBT型功率器件。
本技术领域人员可知，对于MOSFET(Metal-Oxide-Semiconductor Field-EffectTransistor)型功率器件或IGBT(Insulated Gate Bipolar Transistor)型功率器件而言，两者可采用相同的正面元胞结构，但两者的背面电极结构不同。背面电极结构的具体形式，以及利用背面电极结构形成MOSFET型功率器件或IGBT型功率器件的情况，与现有相一致。
对图1所示是的功率半导体器件，可通过图2～图5的工艺步骤制备得到，下面对具体的工艺过程进行说明。
工艺中，一般需要先提供半导体基板，并在半导体基板的外延层1内制备元胞沟槽2，元胞沟槽2从外延层1的表面垂直向下延伸，元胞沟槽2的深度一般小于外延层1的厚度。制备元胞沟槽2时，可对外延层1采用本技术领域常用的沟槽刻蚀工艺，具体沟槽刻蚀工艺条件以及过程可根据实际需要选择，以能实现制备所需的元胞沟槽2为准。
在制备形成元胞沟槽2后，进行氧化层生长以及多晶硅淀积，一般地，在氧化层生长后，进行多晶硅沉积，对沉积后的多晶硅需要进行刻蚀，在对多晶硅刻蚀时，会对外延层1刻蚀，以在外延层1内同时制备得到吸收沟槽13。形成吸收沟槽13后，在进行氧化层生长工艺，此时，即可形成元胞源极导电多晶硅7、对所述元胞源极导电多晶硅7包裹的元胞沟槽下绝缘氧化层6以及绝缘隔离氧化层14，图2中，绝缘隔离氧化层14覆盖元胞沟槽2内上部的内壁、覆盖在吸收沟槽13的内壁以及覆盖在外延层1的正面。
在上述的半导体基板正面进行多晶硅淀积，以对淀积的多晶硅进行减薄，以得到元胞栅极导电多晶硅8以及吸收多晶硅体10。此后，先进行P型杂质离子注入，以在外延层1内形成P型基区3，再进行N型杂质离子的注入，以形成N+源区12以及吸收掺杂区9，如图3所示。工艺时，离子注入的条件等可根据需要选择，以能制备得到P型基区3、N+源区12以及吸收掺杂区9为准。
在上述半导体基板的正面进行介质层的沉积，以得到绝缘介质层4，绝缘介质层4覆盖在外延层1上，利用绝缘介质层4可对元胞栅极导电多晶硅8覆盖。
对绝缘介质层4进行刻蚀，以形成接触孔16，如图4所示，接触孔16贯通介质层4，并深入P型基区3内，接触孔16的外侧壁还与N+源区12接触。
刻蚀得到接触孔16后，在半导体基板正面的上方进行金属淀积，以形成源极金属5以及栅极金属，源极金属5覆盖于绝缘介质层4上，并填充于接触孔16内，填充于接触孔16内的源极金属5可直接与P型基区3以及N+源区12接触，如图5所示，此时即完成了元胞的制备。
当然，功率半导体器件还可以采用其他工艺制备得到，具体工艺可根据需要选择，以能实现将RC吸收区制备于功率半导体器件的有源区内为准。
Claims (10)
1.一种集成RC吸收器的功率半导体器件，包括半导体基板以及制备于所述半导体基板中心区的有源区，所述有源区内包括若干并联分布的元胞，其特征在于，
在有源区内，任意两个相邻的元胞之间制备若干用于吸收振荡电压的RC吸收器，其中，
所述RC吸收器包括制备于半导体基板外延层内的吸收掺杂区以及若干制备于所述吸收掺杂区内的吸收沟槽，在吸收沟槽内填充有吸收多晶硅体，所述吸收多晶硅体通过制备于吸收掺杂区内的绝缘隔离层与吸收掺杂区绝缘隔离；
吸收掺杂区的导电类型与半导体基板的导电类型相一致，吸收掺杂区的掺杂浓度大于所在外延层的外延层掺杂浓度，且吸收掺杂区与半导体基板的外延层接触。
2.根据权利要求1所述集成RC吸收器的功率半导体器件，其特征在于，RC吸收器内包括多个吸收沟槽时，多个吸收沟槽在吸收掺杂区内呈并列分布，其中，
填充在吸收沟槽内的吸收多晶硅体间相互连接成一体，绝缘隔离层覆盖吸收沟槽的内壁，并覆盖在相邻吸收沟槽间的吸收掺杂区上。
3.根据权利要求1所述集成RC吸收器的功率半导体器件，其特征在于，半导体基板的掺杂类型为第一导电类型且有源区内的元胞采用沟槽结构时，元胞沟槽垂直分布于半导体基板的外延层内，且所述元胞沟槽的槽底位于横贯有源区内第二导电类型基区的下方；
对RC吸收器内的吸收沟槽，所述吸收沟槽贯穿第二导电类型基区，吸收掺杂区与第二导电类型基区接触，且吸收沟槽的槽底也位于第二导电类型基区的下方。
4.根据权利要求3所述集成RC吸收器的功率半导体器件，其特征在于，在有源区内，还包括与元胞沟槽外侧壁接触的第一导电类型源区，第一导电类型源区位于第二导电类型基区内，且第一导电类型源区以及第二导电类型基区与外延层上方的源极金属欧姆接触。
5.根据权利要求4所述集成RC吸收器的功率半导体器件，其特征在于，吸收掺杂区的掺杂浓度大于第一导电类型源区的掺杂浓度。
6.根据权利要求4所述集成RC吸收器的功率半导体器件，其特征在于，有源区内的元胞采用SGT结构时，所述SGT结构的元胞包括位于元胞沟槽内的元胞源极导电多晶硅以及位于元胞沟槽内的元胞栅极导电多晶硅，其中，
在一元胞沟槽内，元胞栅极导电多晶硅位于元胞源极导电多晶硅的上方，元胞栅极导电多晶硅通过所在元胞沟槽内的槽内绝缘氧化层与元胞源极导电多晶硅绝缘隔离，元胞栅极导电多晶硅、元胞源极导电多晶硅通过槽内绝缘氧化层与所在元胞沟槽的内壁绝缘隔离；
元胞源极导电多晶硅与源极金属欧姆接触，元胞栅极导电多晶硅与栅极金属欧姆接触；
元胞栅极导电多晶硅的底部以及吸收多晶硅体的底部位于第二导电类型基区的下方。
7.根据权利要求6所述集成RC吸收器的功率半导体器件，其特征在于，所述吸收多晶硅体与元胞栅极导电多晶硅为同一工艺步骤填充形成。
8.根据权利要求5所述集成RC吸收器的功率半导体器件，其特征在于，还包括覆盖于外延层上的绝缘介质层，其中，
源极金属通过绝缘介质层与元胞栅极导电多晶硅绝缘隔离。
9.根据权利要求1所述集成RC吸收器的功率半导体器件，其特征在于，所述绝缘隔离层包括二氧化硅层。
10.根据权利要求1至9任一项所述集成RC吸收器的功率半导体器件，其特征在于，还包括半导体基板背面的背面电极结构，所述背面电极结与半导体基板的背面配合，以使得所形成的功率半导体器件为MOSFET型功率器件或IGBT型功率器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202320950694.XU CN220086039U (zh) | 2023-04-23 | 2023-04-23 | 集成rc吸收器的功率半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202320950694.XU CN220086039U (zh) | 2023-04-23 | 2023-04-23 | 集成rc吸收器的功率半导体器件 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN220086039U true CN220086039U (zh) | 2023-11-24 |
Family
ID=88825442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202320950694.XU Active CN220086039U (zh) | 2023-04-23 | 2023-04-23 | 集成rc吸收器的功率半导体器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN220086039U (zh) |
-
2023
- 2023-04-23 CN CN202320950694.XU patent/CN220086039U/zh active Active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111727491B (zh) | 自对准沟槽mosfet的结构和方法 | |
| CN106653836B (zh) | 具有低导通压降的绝缘栅双极型晶体管器件及其制造方法 | |
| US9543421B2 (en) | Trench-type insulated gate semiconductor device including an emitter trench and an overlapped floating region | |
| CN109659351B (zh) | 绝缘栅双极晶体管 | |
| CN110444586B (zh) | 具有分流区的沟槽栅igbt器件及制备方法 | |
| CN113838916A (zh) | 一种具有pmos电流嵌位的分离栅cstbt及其制作方法 | |
| CN114823886A (zh) | 提升转换效率的沟槽型rc-igbt器件及制备方法 | |
| CN117410344A (zh) | 一种π型沟槽栅碳化硅MOSFET器件及其制备方法 | |
| CN116598358A (zh) | 一种沟槽型功率mosfet器件及工艺流程 | |
| WO2021068420A1 (zh) | 沟槽型场效应晶体管结构及其制备方法 | |
| CN117712156B (zh) | 一种电容可调的sgt igbt结构及制备方法 | |
| CN110459596B (zh) | 一种横向绝缘栅双极晶体管及其制备方法 | |
| CN110504313B (zh) | 一种横向沟槽型绝缘栅双极晶体管及其制备方法 | |
| CN220086039U (zh) | 集成rc吸收器的功率半导体器件 | |
| CN113690303A (zh) | 半导体器件及其制备方法 | |
| CN113097311B (zh) | 一种具有栅氧优化结构的功率半导体器件及制造方法 | |
| CN113690293B (zh) | Igbt器件及其制备方法 | |
| CN114975621A (zh) | 能提升短路能力的igbt器件及制备方法 | |
| CN113555414B (zh) | 沟槽型碳化硅场效应晶体管及其制备方法 | |
| CN105720089A (zh) | 超级结及其制造方法 | |
| CN111969038A (zh) | 一种场效应管制备方法及场效应管 | |
| CN113903801B (zh) | Igbt器件及其制作方法 | |
| CN113690301B (zh) | 半导体器件及其制备方法 | |
| CN116259653B (zh) | 一种晶体管功率器件及其制备方法 | |
| CN116344534B (zh) | 可抗esd的沟槽型功率半导体器件及制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |