CN109659351B - 绝缘栅双极晶体管 - Google Patents

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Abstract

提供了一种包括至少两个第一单元（1、1'）的IGBT，每个第一单元具有n掺杂源极层（2）、p掺杂基极层（3）、n掺杂增强层（4），其中基极层（3）将源极层（2）与增强层（4）、n掺杂漂移层（5）和p掺杂集电极层（6）分开。两个沟槽栅极电极（7、7'）被布置在第一单元（1、1'）的横向侧上。晶体管包括在两个相邻的第一单元（1、1'）的沟槽栅极电极（7、7'）之间的至少一个第二单元（15），其在发射极侧（90）上具有p+掺杂阱（8）和将阱（8）与相邻的沟槽栅极电极（7、7'）分开的另外的n掺杂增强层（40、40'）。绝缘体层堆（75）被布置在发射极侧（90）上在第二单元（15）的顶部上。

Description

绝缘栅双极晶体管
技术领域
本发明涉及功率半导体器件领域。它涉及根据权利要求1的前序的绝缘栅双极。
背景技术
具有如图1中所示出的沟槽MOS单元设计的现有技术IGBT具有带栅极层70的沟槽栅极电极7，该栅极层通过栅极绝缘层72与p掺杂基极层3、n+掺杂源极层2和n-掺杂漂移层5电绝缘。沟槽栅极电极7被布置在与基极层3相同的平面中且在其横向，并且比基极层3更深地延伸到漂移层5中。
利用此类沟槽栅极电极设计，导通状态损耗比用于平面栅极设计的导通状态损耗更低，因为沟槽设计提供垂直MOS沟道，其在垂直方向上提供电子的增强注入，并且在单元附近不遭受来自电荷扩散(所谓的JFET效应)的缺陷。因此，沟槽单元示出了用于更低的损耗的改进很多的载流子增强。由于垂直沟道设计，与用于平面栅极设计相比，沟槽由于来自MOS沟道的改进的电子扩散而也提供更低的空穴泄漏效应(hole drain effect)(PNP效应)。在沟槽的底部，有为PIN二极管部分提供强电荷增强的堆积层。因此，宽和/或深的沟槽示出了最佳性能。沟槽设计为了降低的沟道电阻而提供大的单元组装密度。然而，沟槽设计由于高峰值电场而在沟槽的底角附近遭受更低的阻断能力。沟槽设计在沟槽栅极下方具有大的MOS堆积区和关联电容，其中难以为了Miller电容降低在沟槽中应用场氧化物类型层。因此，如图1中所示出的现有技术器件导致差的可控性和高开关损耗。此外，沟槽设计中的高单元密度将导致高短路电流。
为了降低上面提及的效应，沟槽栅极电极7已被做成宽且深，而单元必须要被做成窄的，以便降低损耗并且能够保持短路电路低。然而，此类沟槽难以加工，并且将仍遭受差的可控性。
在图2中示出的另外的现有技术概念中，已应用了具有有间距沟槽(pitched-trench)栅极电极设计的IGBT，在其中在单元之间***了MOS区域。两个沟槽栅极电极7、7'通过由与沟槽栅极电极7、7'相同的材料制成的层700被连接，由此形成下方的区域，在其中布置了基极层3的一部分，但在此MOS区域中没有源极层或基极层到发射极电极的接触是可用的。然而，由于在开关期间来自有间距区域(pitched area)的慢场扩散，此类器件导致差的阻断属性和高开关损耗。
在图3中示出的另一方案中，伪沟槽单元(dummy trench cell)110已被引入另一现有技术IGBT中，在其中有源单元100、100'和伪单元110以交替的方式布置。基极层3和源极层2不具有与伪单元110中的发射极电极9的接触。然而，与对于有间距沟槽设计提及的那些问题类似的问题适用。
在US 9105680 B2(图4)中，描述了具有沟槽栅极电极7、7'的另一现有技术IGBT。在两个有源沟槽7、7'之间，布置了伪单元110'，带有连接到每个沟槽栅极电极7、7'的另外的源极层20和另外的基极层30及将另外的基极层40与漂移层5分开的另外的增强层40。在伪单元110的中央部分，布置了通过另外的增强层40与另外的基极层3被分开的深p阱8，另外的增强层40延伸到器件的发射极侧的表面。在p阱8的顶部，布置了仅50到150nm厚的薄绝缘膜77。绝缘膜77被接地多晶硅板78覆盖，该板被直接连接到在顶部绝缘层的凹陷处的发射极电极9。由于薄绝缘膜77，p阱容量经由接地多晶硅板78与发射极电极9连接，开关能力能够得以改进。然而，在从US 9105680 B2知道的现有技术器件中，在伪区域(dummy area)中在接通开关期间空穴的堆积导致Miller电容的增大，伴有接通可控性的随之发生的损失。
从WO 2013/004829 A1和EP 2 523 217 A1中知道了现有技术IGBT，其具有通过多晶硅板被耦合到发射极电极的伪单元，多晶硅板被连接到发射极电极并且通过在中间的绝缘层被弱耦合到阱。
虽然在EP 2 523 217 A1中，要求多晶硅板到发射极电极的连接对于可控性也是有效的，但在要在多晶硅下方具有至少300nm的氧化物的条件下，制造工艺固有地限制最大氧化物厚度以在仅在一次热氧化中被制造。
另外在EP 2 523 217 A1中，多晶硅板具有比金属发射极电极更高的电阻率，这导致在多晶硅板的边缘与金属电极之间的横向电位下降，其可不利地影响在多晶硅板的横向边缘的耦合效应和电场。
发明内容
本发明的目的是提供带有改进的可控性的功率半导体器件。问题通过带有权利要求1的特性的半导体器件被解决。
本发明性器件将与在伪单元中的金属发射极电极分开的有源沟槽和阱层两者集成为单个结构，以便实现改进的可控性性能，同时保持降低的导通状态和开关损耗和P阱沟槽IGBT单元的改进阻断的优点。在本发明性设计中，伪阱层只是电容性耦合到发射极电位，并且该耦合被在伪区中带有低电容的厚绝缘层堆的引入所弱化。另外，为了将阱与在伪区中的沟槽栅极电极分开，与漂移区相比具有大得多的掺杂浓度的另外的增强层的存在进一步降低了在伪单元中在接通开关期间能够堆积的空穴的量。此类正电荷能够将栅极沟槽直接连接到P阱，并且有效地对Miller电容增大有贡献。
通过本发明性结构，伪区的Miller电容贡献被最小化以改进在接通开关期间的可控性。
因此，在本发明性器件中，通过降低氧化物电容(由于在阱的顶部上的绝缘层堆厚度的增大)并且通过增大在阱与栅极电极之间n掺杂层的掺杂(即通过与漂移层相比具有更高掺杂的另外的增强层的引入)来最小化反型电荷。这些层能够使用相同或自对齐膜来制造，在其中第一绝缘层充当在其中吸收掺杂物的膜，而在此类绝缘层的开口中，掺杂物能够进入晶片中或其上。
此结构利用在两个有源单元之间深阱的所有积极效应以用于在可控性、低开关损耗和阻断能力之中的最佳折中。增强层本身也具有降低导通状态损耗的优点。本发明性IGBT对于静态和动态特性均具有良好的电属性。
图7示出了与如从图4已知的现有技术器件相比，用于发明性器件的接通行为。对于电压，用于本发明性器件，电压以更浅的斜率来减小。关于集电极电流Ice，本发明性器件示出与更低接通速度组合的更低过电流，这产生更佳接通可控性。图8示出在栅极电压已上升超过第V个值并且IGBT开始传导后，在接通开关期间对于本发明性和现有技术器件被比较的在伪区中不同程度的空穴堆积。在图的左手侧，电荷从栅极绝缘层的表面升起，在图的右手侧，电荷在阱内饱和。本发明性器件证实了在伪单元区域中具有空穴电流密度(电荷)的大幅降低。
提议的结构及其制造工艺是有利的在于在设计电介质厚度堆(绝缘层堆)以使发射极金属分离解耦中提供了完全灵活性。
本发明性设计适合用于完全或部分条带，但也能够在蜂窝设计中被实现。
从从属权利要求中将明白根据本发明的其它优点。
附图说明
参照随附附图在下文中将更详细解释本发明的主题，其中：
图1示出根据现有技术的带有沟槽栅极电极的IGBT；
图2示出根据现有技术的带有有间距的沟槽栅电极的另一IGBT；
图3示出根据现有技术的带有伪单元的另一IGBT；
图4示出根据现有技术的带有伪单元的另一IGBT；
图5示出根据本发明的IGBT的第一示范实施例；
图6示出根据本发明的IGBT的另一示范实施例；
图7示出用于发明性器件和如从图4已知的现有技术器件的电压和电流；
图8示出如在图5中由虚卵形线所指示的就在第二单元区域中的第二绝缘层下方的区中在接通开关期间以最大Ice电流斜率dIce/dt的空穴电流密度；以及
图9到23示出制造发明性IGBT的方法的步骤；
图24示出制造发明性IGBT的发明性方法中的备选步骤。
图中使用的参考符号及其含意在参考符号列表中概述。通常，类似或类似机能的部分被给予相同的参考符号。所描述的实施例意在作为示例，并且不应限制本发明。
具体实施方式
图5示出以带有四层结构(pnpn)的绝缘栅双极晶体管(IGBT)形式的发明性功率半导体器件1的第一实施例。本发明性IGBT包括至少两个第一单元1、1'，每个单元具有来自在发射极侧90上的金属发射极电极9和在与发射极侧90相对的集电极侧97上的集电极电极95的以下层：
-n掺杂源极层2(n在此示例中是第一导电类型)。第一源极层2比漂移层5具有更高的掺杂浓度。
-p掺杂基极层3(p在此示例中是与第一导电类型不同的第二导电类型)，其中源极层2和基极层3接触金属发射极电极9。源极层2被布置在基极层3上，这应意味着源极层2被布置在发射极侧90的器件的表面。源极层2可朝向底侧和横向侧被嵌在基极层3中，使得两个层在发射极侧90上具有共同表面，或者源极层2可被布置在基极层3上，它可被完全布置在基极层3的顶部上，使得源极层2的底侧触及朝向发射极侧90的基极层3的顶部侧。
-n掺杂增强层4，其比漂移层5具有更高的掺杂浓度，其中基极层3将源极层2与增强层4分开，
-n掺杂漂移层5，其中增强层4将基极层3与漂移层5分开。示范地，漂移层5具有恒定、均匀的低掺杂浓度。
-p掺杂集电极层6，其被布置在漂移层5与集电极电极95之间并且其电接触集电极电极95，
-两个沟槽栅极电极7、7'，每个沟槽栅极电极包括导电栅极层70、70'，其与基极层3横向布置，比基极层3更深地延伸到漂移层5中并且具有栅极层厚度76和将栅极层70、70'与任何掺杂层(即，源极层2、基极层3、增强层4和漂移层5)分开的栅极绝缘层72、72'。MOS沟道是在源极层2、基极层3、增强层4与漂移层5之间可形成的。沟槽栅极电极7、7'可具有对专业人员公知的任何设计，像蜂窝设计、完全或部分条带。
金属发射极电极9和集电极电极95是金属电极，其可由一种金属制成或由金属合金或诸如铝、钛、铬、银、镍、金(不排除其它导电金属)的金属的堆制成。本发明性器件避免了在发射极电极9处多晶硅板的存在，即，发射极电极9是纯金属发射极电极。
本发明性IGBT包括至少一个第二单元15(充当伪单元)，其被布置在两个相邻的第一单元1、1'之间并且在发射极侧90上具有以下层：
-p+掺杂阱8，其被布置在相邻的第一单元1、1'的两个栅极电极7、7'之间，该阱8具有阱厚度80，其至少延伸到栅极层厚度76，即，阱8在深度方向上延伸，其应处于与发射极侧90垂直的状态，至少到最深的栅极层70、70'延伸到的此类深度。示范地，阱8延伸到比栅极层70、70'更大的深度。
-n掺杂的另外的增强层40、40'，其具有比漂移层5更高的掺杂浓度，并且被布置在阱8与(相邻的第一单元1、1'的)两个相邻的沟槽栅极电极7、7'的每个之间，使得另外的增强层40、40'延伸到发射极侧90。示范地，另外的增强层40、40'比阱8更浅。另外的增强层40、40'防止空穴在伪单元中堆积。另外的增强层40、40'从相邻的沟槽栅极电极7、7'(即，从其侧壁)延伸到在阱8与所述沟槽栅极电极7、7'之间的第一主侧90。
绝缘体层堆75被布置在发射极侧90上在第二单元15的顶部上，以使第二单元15和相邻的沟槽栅极电极7、7'与金属发射极电极9隔离。绝缘体层堆75由第一绝缘层73和第二绝缘层74组成，其中绝缘体堆75在阱8的顶部上具有第一层厚度加第二绝缘层厚度的厚度并且在栅极层70、70'的顶部上具有第二绝缘层厚度的厚度，其中第一和第二绝缘层的每个厚度是至少700nm(即，绝缘体堆75总共在阱8的顶部上具有至少1400nm的厚度)。通过此类厚绝缘层堆，层堆75的电容小于2.5nF/cm2(其对应于1400nm的绝缘层堆厚度)。绝缘层堆75的此类低电容确保朝向金属发射极电极9的良好电绝缘，以防止到金属发射极电极9的电容性耦合。绝缘层堆75在阱的顶部上具有至少1400nm的厚度并且在栅极电极7、7'的顶部上和在另外的基极层30、30'的顶部上具有至少700nm的厚度(至少在另外的基极层30、30'的附连到栅极电极7、7'的区中)。因此，绝缘层堆厚度在阱8的顶部上比在栅极电极7、7'和另外的基极层30、30'的顶部上更高。
在图5中示出的本发明性IGBT中，漂移层5延伸到在阱8与另外的增强层40、40'之间的区域中的第一绝缘层73。在另一示范实施例中，漂移层5具有在1*1012到1*1014cm-3之间的掺杂浓度。
在图6中，公开了类似于图5中示出的IGBT的另一发明性IGBT，其包括另外的增强层40、40'邻接阱层8的附加特征。这允许具有极紧凑的单元结构，即最小化在有源第一单元1、1'之间的空间(即，第二单元15的宽度，其是在两个第一单元1、1'之间的第二单元5的延伸)。
在另一示范实施例中，增强层4和另外的增强层40、40'具有在5*1015到5*1016cm-3之间的最大掺杂浓度。增强层4和另外的增强层40、40'可具有相同的最大掺杂深度。基极层4和另外的增强层40、40'可延伸到相同深度。
在另一发明性实施例中，另外的p掺杂基极层30、30'被布置在第二单元15中并且邻接相邻的沟槽栅极电极7、7'，其中另外的增强层40、40'将另外的基极层30、30'与漂移层5分开。另外的基极层30、30'可具有与基极层4相同的厚度和掺杂浓度，并且基极层4和另外的基极层30、30'可被同时制造。另外的基极层30、30'在图中由虚线绘出，指示这些层是可选层。
阱8具有比基极层3(和另外的基极层30、30'，如果此类层存在)更高的最大掺杂浓度。阱8可具有最大掺杂浓度，其是基极层3的最大掺杂浓度的至少10倍。在示范实施例中，阱8可具有至少1*1018cm-3的最大掺杂浓度。
在另一示范实施例中，n掺杂的另外的源极层20、20'被布置在每个另外的基极层40、40'与第二绝缘层74之间的第二单元15中，另外的源极层20、20'邻接相邻的沟槽栅极电极7、7'。另外的源极层20、20'延伸到器件的发射极侧表面，像源极层2。源极层2和另外的源极层20、20'可被同时生产。另外的源极层20、20'在图中由虚线绘出，指示这些层是可选层。
在另一示范实施例中，每个第一单元1、1'具有第一单元宽度10，其应是在每个第一单元1、1'的两个沟槽栅极电极7、7'之间的距离，并且具有到在两个沟槽栅极电极7、7'中间的发射极电极9的接触。第一单元宽度10可小于或等于栅极层厚度76以实现适当的阻断能力。此类小的单元宽度确保器件的低损耗和紧凑设计。
在另一示范实施例中，在每个第二单元15中，阱8具有与相邻的沟槽栅极电极7、7'的阱分开距离82，阱分开距离82小于或等于(相邻的第一单元1、1'的)第一单元宽度10。这也导致器件的紧凑设计和提供适当的阻断能力。带有高于漂移层5的掺杂浓度的掺杂浓度的n掺杂缓冲层可被布置在漂移层5与集电极层6之间，以便n杂质浓度从漂移层5的发射极侧部分向集电极层6增加。缓冲层50在图中由虚线绘出，指示此层是可选层。
本发明性发射极侧设计也能够被应用到逆导IGBT，在其中在与集电极层6相同的平面中(即，在集电极侧97并且与集电极层6横向)，可布置n掺杂短路层。短路层因此与集电极层6交替布置。短路层具有比漂移层5更高的掺杂浓度。集电极层6可包括p掺杂区，并且短路层可包括n掺杂区，这些区相互交替。
本发明性半导体器件适合用于完全或部分条带，但也能够在有源单元1、1'的蜂窝设计中被实现。
示范地，本发明性半导体器件能够包括带有与第二单元15不同数量的第一单元1、1'的栅极电极设计。例如，可存在比第一单元1、1'更少的第二单元15，以便有源单元100对总面积的密度被增大。在另一备选中，多于一个p阱8被布置在有源沟槽7、7'之间(即，在两个相邻的有源第一单元1、1'之间)。在两个阱8之间，可重复带有被另外的增强层40、40'环绕的另外的基极层30、30'(或仅另外的增强层40)的结构。
“横向”在本描述中应表示两个层/区被布置在相同平面中，该平面与发射极侧平行。在该平面内，层被相互横向(相邻的、并排)或毗连布置，而层相互之间可具有距离，即另一层可被布置在两个层之间，但它们也可直接相互毗连，即相互有触及。层的“横向侧”应是与发射极侧90垂直的对象的边侧。
为制造发明性绝缘栅双极晶体管，执行以下制造步骤：
(a)提供具有发射极侧90和与发射极侧90相对的集电极侧97的低n掺杂晶片11(图9)，
(b)在发射极侧90上形成具有至少一个阱掩模开口86的阱掩模84，
通过该至少一个阱掩模开口86在发射极侧90上将p掺杂物应用为阱掺杂物85(图10)，
(c)去除阱掩模84，
(d)在步骤(b)之后且在步骤(e)之前，通过扩散阱掺杂物，形成阱8(图1)，
(e)在阱8的顶部上应用具有至少700nm的厚度的第一绝缘层73，其突出(project)阱8，即延伸超过阱8的横向边缘(图13)，
(f)在发射极侧90上应用在与阱8横向且与其间隔分开的区中具有多个沟槽掩模开口710、710'的沟槽掩模71(图14)，通过去除所述多个沟槽掩模开口710、710'下方的晶片材料，形成多个沟槽凹陷79、79'(图15)，
在每个沟槽凹陷79、79'中形成覆盖沟槽凹陷壁79、79'的栅极绝缘层72、72'(图16)，通过以导电材料填充每个沟槽凹陷79、79'在每个沟槽凹陷79、79'中形成栅极层70、70'(图17)，
由此形成包括栅极层70、70'和栅极绝缘层72、72'的多个沟槽栅极电极7、7'，
(g)通过使用第一绝缘层73和沟槽栅极电极7、7'作为增强层掩模，在发射极侧90上应用增强层掺杂物(n掺杂物)，并且扩散增强层掺杂物，来在两个沟槽栅极电极70、70'之间(中间没有阱)形成增强层4和在阱8与相邻的沟槽栅极电极7、7'之间形成另外的增强层40、40'(图18)，
(h)通过使用第一绝缘层(73、73')和所述多个沟槽栅极电极(7、7')作为基极层掩模，在发射极侧90上应用作为基极层掺杂物的p掺杂物，并且扩散基极层掺杂物到比增强层掺杂物已被扩散到的深度更低的深度，来在两个沟槽栅极电极7、7'之间(中间没有阱)形成基极层3和在阱8与相邻的沟槽栅极电极7、7'之间形成另外的基极层30、30'，以便基极层3和另外的基极层30、30'分别通过增强层4和另外的增强层40、40'与漂移层5被分开(图19)，
(i)通过使用第一绝缘层73(和沟槽栅极电极7、7')作为源极层掩模，在发射极侧90上应用作为源极层掺杂物的n掺杂物，并且扩散源极层掺杂物，来形成源极层2(图20或图24)，
(j)应用具有至少700nm的厚度的第二绝缘层74，其覆盖第一绝缘层73，并且延伸到并突出相邻的沟槽栅极电极7、7'，其中第二绝缘层74在源极层2的顶部上具有第二绝缘层开口740，第二绝缘层开口740与相邻的栅极绝缘层(7，7')的边缘被留间隔分开，以便源极层2保留在沟槽栅极电极7、7'的背向阱8的横向侧，其中第一绝缘层73和第二绝缘层74形成绝缘层堆75，其在阱8的顶部上具有第一绝缘层厚度和第二绝缘层厚度的厚度并且在栅极层70、70'的顶部上具有第二绝缘层厚度的厚度(即，无第一绝缘层厚度)(图21)，
(k)使用带有第二绝缘层开口740的第二绝缘层74作为发射极电极掩模，将晶片材料(即，从源极层)至少去除到基极层3的深度(图21)，以便源极层2保留在沟槽栅极电极7、7'的横向侧，并且源极层2附连沟槽栅极电极7、7'，
通过在第二绝缘层开口740中在发射极侧90上应用导电材料，形成金属发射极电极9，以便金属发射极电极9接触基极层3和源极层2(图22)。
在步骤(b)中，在发射极侧90上形成具有至少一个阱掩模开口86的阱掩模84(图10)。通过在发射极侧上应用连续层，可形成阱掩模84，并且随后从阱掩模84去除材料以形成阱掩模开口86(或多个阱掩模开口)，其显露在阱掩模开口86中的晶片。阱掩模可由光致抗蚀剂(photoresist)制成。该至少一个阱掩模开口86被布置在完成的IGBT中第二单元15的中央区域中。p掺杂物在该至少一个阱掩模开口86处在发射极侧90上被应用到晶片中。
阱掺杂物85随后在加热步骤中被扩散，由此形成阱8。阱掩模84可在加热步骤前被去除(图11)。
之后，在阱8的顶部上应用具有至少700nm的厚度的第一绝缘层73，第一绝缘层73延伸阱8的横向边缘上(图13)。第一绝缘层73可具有高达1200nm的厚度。厚度下限由在阱8与金属发射极电极9之间实现良好绝缘的目标给出，并且厚度上限由制造方法中的限制给出，即在单个热氧化步骤中氧化物层能够被生长到大约1200nm。第一绝缘层73可通过热氧化步骤来应用，该氧化可被同时用于扩散不同p阱掺杂物。此类在氧化物层730也被称为场氧化物层。热氧化物层在晶片的整个发射极侧表面上被形成为连续氧化物层。对于场氧化物层730，必须应用绝缘层掩模732以去除在与阱8横向的区域中的氧化物层730(图12)。阱8被剩余的场氧化物层(第一绝缘层73)突出，以确保在完成的半导体器件中p阱8和另外的基极层3/沟槽栅极电极7、7'的良好分开(图13)。突出应表示第一绝缘层73比每个横向侧更宽/与阱8重叠有某个重叠距离，其示范为至少3μm。
现在，应用在与阱8和与第一绝缘层73横向的发射极侧90上具有多个沟槽掩模开口710的沟槽掩模71(也称为硬掩模)(图14)。通过去除在所述至少两个沟槽掩模开口710下方的晶片材料，形成多个沟槽凹陷79、79'。下方在这里指的是垂直于发射极侧90的方向，即处于对沟槽掩模开口710的投影中。示范地，沟槽凹陷79、79'被蚀刻到在沟槽掩模开口710中/下方的晶片中(图15)。在每个沟槽凹陷79、79'中形成栅极绝缘层72、72'，其覆盖沟槽凹陷壁(横向沟槽凹陷壁和沟槽凹陷底部)(图16)。随后，通过以导电材料填充每个沟槽凹陷79、79'，形成栅极层70、70'(图17)。此材料可以是多晶硅。多晶硅可被应用为连续层，其随后被选择性地从晶片表面去除，在沟槽凹陷79、79'中留下多晶硅。可选地，在第一单元1(有源单元)的边缘处也可留有多晶硅以用于栅极层70、70'与栅极流道(gate runner)的接触。栅极层70、70'与周围栅极绝缘层72、72'一起形成沟槽栅极电极7、7'。
现在第一绝缘层73与沟槽栅极电极7、7'一起被用作增强层掩模，其中第一绝缘层岛73充当吸收区。也在沟槽栅极电极7的区域(带有栅极层70、70'和栅极绝缘层72、72')中，掺杂物被吸收，并且因此在下面的掺杂物应用步骤中在沟槽栅极电极7、7'中不形成掺杂层。
n掺杂物被应用、示范被植入在发射极侧90上。“在...上”在本上下文中应指的是掺杂物被应用到晶片的发射极侧部分之上(在掺杂物沉积的情况下)或之中(在掺杂物植入的情况下)。
使用第一绝缘层73和沟槽栅极电极7、7'作为增强层掩模，示范地通过沉积或植入，在发射极侧90上应用作为增强层掺杂物的n掺杂物。之后，扩散增强层掺杂物(图18)。由此，在两个相邻的沟槽栅极电极7、7'(在其之间未布置阱)之间形成增强层4，并且在阱8与相邻的栅极层70、70'之间布置另外的增强层40、40'。取决于第一绝缘层突出阱8所按的宽度和根据扩散条件，另外的增强层40、40'可触及阱8，或者它们可通过漂移层5(晶片11的带有不修正掺杂浓度的部分)与阱8被分开。
使用第一绝缘层73和沟槽栅极电极7、7'作为基极层掩模，示范地通过沉积或植入，在发射极侧90上应用作为基极层掺杂物的p掺杂物，即相同掩模被用于形成增强层4、40、40'和基极层3、30、30'。之后，扩散基极层掺杂物。由此，在两个相邻的沟槽栅极电极7、7'之间、即在第一单元1中(在其之间未布置阱)形成基极层3，并且在阱8与相邻的栅极层70、70'之间、即在第二单元15中布置另外的增强层30、30'。增强层掺杂物比基极层掺杂物被进一步扩散到晶片中，以便在完成的IGBT中结果增强层4围绕基极层3，使得基极层3与漂移层2(即，晶片的具有不修正掺杂浓度的部分)被分开，并且在完成的IGBT中结果另外的增强层40、40'围绕另外的基极层30、30'，使得另外的基极层30、30'与漂移层2被分开。
之后，使用第一绝缘层73和沟槽栅极电极7、7'作为源极层掩模(即，不应用另外的掩模)，示范地通过沉积或植入，在发射极侧90上应用作为源极层掺杂物的n掺杂物。之后，扩散源极层掺杂物。由此，在两个相邻的沟槽栅极电极7、7'(在其之间未布置阱)之间的第一单元1中形成源极层2，并且在相邻的栅极层7、7'与进8之间的第二单元15中形成另外的源极层20、20'。基极层掺杂物比源极层掺杂物被进一步扩散到晶片中，以便在完成的IGBT中结果基极层3围绕源极层2，使得源极层2与增强层4被分开。在第二单元15中，另外的源极层20、20'通过另外的基极层30、30'和另外的增强层40、40'与阱8被分开。
在应用源极掺杂物前，源极层掩模22(示范地是光致抗蚀剂掩模)可在第二单元15中被应用，其覆盖整个第二单元，即，阱8和在阱8与相邻的沟槽栅极电极7、7'之间的区(即，另外的基极层40'和另外的增强层40'以及如果漂移层延伸到在阱8与另外的增强层之间的晶片表面，则也覆盖漂移层，即，源极层掩模22覆盖第二单元15中的层)，以便在第二单元15中不形成另外的源极层(图20)。在此情况下，仅在第一单元1中应用源极层掺杂物以形成源极层2。
现在，应用具有至少700nm的厚度的第二绝缘层74，其覆盖第一绝缘层73，并且延伸到并突出相邻的沟槽栅极电极7、7'，因此第二绝缘层74覆盖整个第二单元15，并且在第一单元1内进一步延伸，以便第二绝缘层74突出沟槽栅极电极7、7，并且在源极层2上方的区中终止，但不完全覆盖源极层2。厚度下限由在多晶硅栅极电极与金属发射极电极9之间实现良好绝缘的目标给出，并且厚度上限由在制造方法中的限制给出。第二绝缘层74在源极层2的顶部上具有第二绝缘层开口740。第二绝缘层开口740与相邻的沟槽栅极电极7、7'被留间隔分开，以便源极层2在附连到相邻的沟槽栅极电极7、7'的区中被第二绝缘层74覆盖，并且源极层2保留在沟槽栅极电极7、7'的背向阱8的横向侧。示范地，第二绝缘层74是层间介电(ILD)层，其可被形成为低温氧化物层，诸如PSG(磷硅酸玻璃)、BPSG(硼磷硅酸玻璃)或TEOS(四乙基原硅酸盐)层。此类绝缘层能够通过低温工艺(在400℃与500℃之间的温度)在晶片上被形成，以便在形成第二绝缘层74时之前形成的掺杂层不会受温度不利影响。
第一绝缘层73和第二绝缘层74形成绝缘层堆75，其在阱8的顶部上具有厚度(第一和第二绝缘层的厚度)，其比在沟槽栅极电极7、7'上方的其厚度(第二绝缘层的厚度)更高。带有不同厚度的此类绝缘层堆75使得器件能够采用自对齐掩模来制造。此外，由于堆通过在彼此的顶上的两个绝缘层所产生，可能在阱的顶部上实现更高的总厚度，由此电容能够被降低到小于2.5nF/cm2(即，在阱8上方带有至少1400nm的厚度，其中1400nm的厚度对应于2.5nF/cm2的电容)。
通过在带有在源极层的顶部上且与沟槽栅极电极7、7'的边缘留间隔分开的开口的第二绝缘层的顶部上应用掩模，可在第二绝缘层74中形成开口740。
随后，将晶片材料向下蚀刻到基极层3中的某个深度，以便在开口740下方，源极层的n掺杂被完全去除，以便源极层2仅保留在沟槽栅极电极7、7'的横向侧与第二绝缘层74的开口740之间。现在，通过在第二绝缘层74上和在第二绝缘层开口740中在发射极侧90上应用导电材料，形成金属发射极电极9，以便金属发射极电极9接触基极层3(在与发射极电极90平行的方向上，发射极侧90是通过掺杂半导体层的顶部表面的平面，其在此情况下是源极层2的顶部表面)和源极层2(在垂直于发射极侧90的方向上)。因此，在金属发射极电极9与基极层3之间的接口被布置成凹陷到发射极侧90。
不存在布置在晶片上的绝缘层，绝缘层被夹在金属发射极电极的两个部分(其能够导致在金属发射极电极中的电压降)之间。绝缘层堆75被完全布置在金属发射极电极9下方(并且全部直接电连接到导电元件，诸如在现有技术器件中的多晶硅板)。完全绝缘层堆厚度用于将金属发射极电极9(即，放在发射极电位上的所有导电元件)与第二单元15中的掺杂层分开。
在另一实施例中，导电类型被交换，即第一导电类型的所有层是p类型(例如，漂移层5、源极层2和增强层4)并且第二导电类型的所有层是n类型(例如，基板层3、阱8)。
应注意的是，术语“包括”不排除其它元件或步骤，并且冠词“一(a或an)”不排除多个。此外，与不同实施例关联描述的元件可被组合。也应注意的是，权利要求中的参考标记不应被视为限制权利要求的范围。
参考符号的列表
1、1'第一单元
10第一单元宽度
11晶片
15第二单元
100有源单元
110、110'伪单元
2源极层
20、20'另外的源极层
22源极层掩模
3基极层
30、30'另外的基极层
4增强层
40、40'另外的增强层
5漂移层
50缓冲层
6集电极层
7、7'沟槽栅极电极
70、70'栅极层
700层
71沟槽掩模
710沟槽掩模开口
72、72'栅极绝缘层
73第一绝缘层
730氧化物层
732绝缘层掩模
74第二绝缘层
740第二绝缘层开口
75绝缘层堆
76栅极层厚度
77绝缘膜
78多晶硅板
79沟槽凹陷
8阱
80阱层厚度
82阱分开距离
84阱掩模
86阱掩模开口
9金属发射极电极
90发射极侧
95集电极电极
97集电极侧

Claims (13)

1.一种包括至少两个第一单元(1、1')的绝缘栅双极晶体管，每个第一单元具有来自在发射极侧(90)上的金属发射极电极(9)和在与所述发射极侧(90)相对的集电极侧(97)上的集电极电极(95)的以下层：
-第一导电类型的源极层(2)，
-与所述第一导电类型不同的第二导电类型的基极层(3)，其中所述源极层(2)和所述基极层(3)接触所述金属发射极电极(9)，
-比漂移层(5)具有更高掺杂浓度的所述第一导电类型的增强层(4)，其中所述基极层(3)将所述源极层(2)与所述增强层(4)分开，
-所述第一导电类型的漂移层(5)，其中所述增强层(4)将所述基极层(3)与所述漂移层(5)分开，
-所述第二导电类型的集电极层(6)，所述集电极层(6)被布置在所述漂移层(5)与所述集电极电极(95)之间并且所述集电极层(6)电接触所述集电极电极(95)，
-两个沟槽栅极电极(7、7')，每个沟槽栅极电极包括与所述基极层(3)横向布置、比所述基极层(3)更深地延伸到所述漂移层(5)中并且具有栅极层厚度(76)的导电栅极层(70、70')和将所述栅极层(70、70')与任何掺杂层分开的栅极绝缘层(72、72')，
其中沟道是在所述源极层(2)、所述基极层(3)、所述增强层(4)与所述漂移层(5)之间可形成的，
-所述绝缘栅双极晶体管包括至少一个第二单元(15)，所述至少一个第二单元(15)被布置在两个相邻的第一单元(1、1')之间并且在所述发射极侧(90)上具有以下层：
所述第二导电类型的阱(8)，所述阱(8)被布置在所述相邻的第一单元(1、1')的两个沟槽栅极电极(7、7')之间，所述阱(8)至少延伸到所述栅极层厚度(76)，其特征在于，
-比所述漂移层(5)具有更高掺杂浓度的所述第一导电类型的另外的增强层(40、40')被布置在所述阱(8)与所述相邻的沟槽栅极电极(7、7')之间，使得所述另外的增强层(40、40')延伸到所述发射极侧(90)，
-绝缘体层堆(75)在所述发射极侧(90)上被布置在所述第二单元(15)的顶部上，以使所述第二单元(15)和所述相邻的沟槽栅极电极(7、7')与所述金属发射极电极(9)隔离，所述绝缘体层堆(75)由第一绝缘层(73)和第二绝缘层(74)组成，其中所述绝缘体堆(75)在所述阱(8)的顶部上具有第一层厚度加所述第二绝缘层厚度的厚度并且在所述栅极层(70、70')的顶部上具有所述第二绝缘层厚度的厚度，其中所述第一绝缘层(73)和所述第二绝缘层(74)的每个厚度是至少700nm。
2.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述另外的增强层(40、40')邻接所述阱(8)，以便所述漂移层(5)通过所述另外的增强层(40、40')与所述第二单元(15)中的所述第二绝缘层(74)被分开。
3.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述漂移层(5)延伸到在所述阱(8)与所述另外的增强层(40、40')之间的区域中的所述第一绝缘层(73)。
4.根据权利要求1到3的任一项所述的绝缘栅双极晶体管，其特征在于，所述第二导电类型的另外的基极层(30、30')被布置在所述第二单元(15)中并且邻接所述相邻的沟槽栅极电极(7、7')，其中所述另外的增强层(40、40')将所述另外的基极层(30、30')与所述漂移层(5)分开。
5.根据权利要求4所述的绝缘栅双极晶体管，其特征在于，所述第一导电类型的另外的源极层(20、20')在所述第二单元(15)中被布置在所述另外的基极层(40、40')与所述第二绝缘层(74)之间，所述另外的源极层(20、20')邻接所述相邻的沟槽栅极电极(7、7')。
6.根据权利要求1到3以及5的任一项所述的绝缘栅双极晶体管，其特征在于，每个第一单元(1、1')具有在所述第一单元(1、1')的所述两个沟槽栅极电极(7、7')之间的第一单元宽度(10)，其中所述第一单元宽度(10)小于或等于所述栅极层厚度(76)。
7.根据权利要求6所述的绝缘栅双极晶体管，其特征在于，在每个第二单元(15)中，所述阱(8)具有与所述相邻的沟槽栅极电极(7、7')的阱分开距离(82)，所述阱分开距离(82)小于或等于所述第一单元宽度(10)。
8.根据权利要求1到3、5以及7中任一项所述的绝缘栅双极晶体管，其特征在于，比所述漂移层(5)具有更高掺杂浓度的所述第一导电类型的缓冲层(50)被布置在所述漂移层(5)与所述集电极层(6)之间。
9.根据权利要求1到3、5以及7中任一项所述的绝缘栅双极晶体管，其特征在于，所述绝缘栅双极晶体管进一步包括所述第一导电类型的短路层，所述短路层与所述集电极层(6)横向被布置所述集电极侧(97)上，所述短路层比所述漂移层(5)具有更高掺杂浓度。
10.根据权利要求1到3、5以及7中任一项所述的绝缘栅双极晶体管，其特征在于，所述增强层(4)和所述另外的增强层(40、40')具有在5*1015到5*1016cm-3之间的最大掺杂浓度。
11.根据权利要求1到3、5以及7中任一项所述的绝缘栅双极晶体管，其特征在于，所述阱(8)具有至少1*1018cm-3的最大掺杂浓度。
12.根据权利要求1到3、5以及7中的任一项所述的绝缘栅双极晶体管，其特征在于，所述阱(8)具有是所述基极层(3)的最大掺杂浓度的至少10倍的最大掺杂浓度。
13.一种制造根据权利要求1到12的任一项所述的绝缘栅双极晶体管的方法，所述方法具有以下制造步骤：
(a)提供具有发射极侧(90)和与所述发射极侧(90)相对的集电极侧(97)的第一导电类型的晶片(11)，
(b)在所述发射极侧(90)上形成具有至少一个阱掩模开口(86)的阱掩模(84)，
通过所述至少一个阱掩模开口(86)应用与所述第一导电类型不同的第二导电类型的阱掺杂物(85)，
(c)去除所述阱掩模(84)，
(d)在步骤(b)之后且在步骤(e)之前，通过扩散所述阱掺杂物(85)，形成阱(8)，
(e)在所述阱(8)的顶部上应用具有至少700nm的厚度的第一绝缘层(73)，所述第一绝缘层(73)延伸超过所述阱(8)的横向边缘，
(f)在所述发射极侧(90)上应用具有多个沟槽掩模开口(710)的沟槽掩模(71)，
通过去除在每个沟槽掩模开口(710)中的晶片材料，形成沟槽凹陷(79)，
在每个沟槽凹陷(79)中形成覆盖所述沟槽凹陷壁(790)的栅极绝缘层(72、72')，
通过以导电材料填充每个沟槽凹陷(79)，在每个沟槽凹陷(79)中形成栅极层(70、70')，由此形成包括所述栅极层(70、70')和所述栅极绝缘层(72、72')的多个沟槽栅极电极(7、7')，
(g)通过使用所述第一绝缘层(73，73')和所述多个沟槽栅极电极(7、7')作为增强层掩模在所述发射极侧(90)上应用所述第一导电类型的增强层掺杂物并且扩散所述增强层掺杂物，来形成在两个沟槽栅极电极(7、7')之间的增强层(4)和在所述阱(8)与相邻的沟槽栅极电极(7、7')之间的另外的增强层(40、40')，
(h)通过使用所述第一绝缘层(73，73')和所述多个沟槽栅极电极(7、7')作为基极层掩模在所述发射极侧(90)上应用所述第二导电类型的基极层掺杂物并且扩散所述基极层掺杂物，来形成在两个沟槽栅极电极(7、7')之间的基极层(3)和在所述阱(8)与相邻的沟槽栅极电极(7、7')之间的另外的基极层(30、30')，
(i)通过使用至少所述第一绝缘层(73，73')和所述多个沟槽栅极电极(7、7')作为源极层掩模在所述发射极侧(90)上应用所述第一导电类型的源极层掺杂物并且扩散所述源极层掺杂物，来形成源极层(2)，
(j)应用具有至少700nm的厚度的第二绝缘层(74)，所述第二绝缘层(74)覆盖所述第一绝缘层(73)，并且延伸到和突出所述相邻的沟槽栅极电极(70、70')，并且在所述源极层(2)的顶部上具有至少一个第二绝缘层开口(740)，所述至少一个第二绝缘层开口(740)与所述栅极绝缘层(72、72')的边缘被留间隔分开，其中所述第一绝缘层(73)和所述第二绝缘层(74)形成绝缘层堆(75)，所述绝缘层堆(75)在所述阱(8)的顶部上具有第一和第二绝缘层厚度的厚度并且在所述栅极层(70、70')的顶部上具有所述第二绝缘层厚度的厚度，
(k)使用所述第二绝缘层(74)作为发射极电极掩模，来将晶片材料至少去除到所述基极层(3)的深度，以便所述源极层(2)保留在所述沟槽栅极电极(7、7')的背向所述阱(8)的横向侧，
通过在所述第二绝缘层开口(740)中在所述发射极侧(90)应用导电材料，形成金属发射极电极(9)，以便所述金属发射极电极(9)接触所述基极层(3)和所述源极层(2)。
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