CN218351473U - 一种反向导通压降的SiC MOSFET器件 - Google Patents
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Abstract
本实用新型提供的一种反向导通压降的SiC MOSFET器件,包括其元胞;元胞包括N型耐压层、与N型耐压层的背面接触的N型缓冲、与N型缓冲的背面接触的衬底、与衬底的背面接触的漏极金属层,所述N型耐压层的正面与基区接触;所述元胞的正面还加工有n个深槽将基区分割,所述深槽内的源极金属与源极金属层接触。本实用新型屏蔽区与连通区连接形成接地的电气接触,从而避免了需要采用终端区接地带来的问题;并且可以调节沟槽数目来调节沟道密度,灵活地调节器件的反向导通压降和比导通电阻。
Description
技术领域
本实用新型涉及一种反向导通压降的SiC MOSFET器件。
背景技术
半导体功率器件是电子电力技术的核心元器件,通常电子电力***要求功率器件具有导通电阻、高耐压、反向导通压降、高开关速度和易于驱动等特性。SiC材料由于其材料的固有优势,诸如其临界击穿电场强度约是硅10倍,热导率是约是硅的3,因而SiC MOSFET在功率密度、损耗以及散热等方面相较于硅基器件有显著优势。然而,由于高的临界击穿电场强度(约3E6 V/cm)导致关态耐压时槽栅氧化层电场强度过高,带来一系列可靠性问题。所以在SiC MOSFET 元胞设计中必须考虑对氧化层中电场抑制。如公开号为 CN111697077A的一种SiC沟槽栅功率MOSFET器件,目前,最常见有效的方法是在槽栅底部设置一个接地的P型电场屏蔽区。该电场屏蔽区一般通过结终端接地。随着芯片电流增大,元胞区到结终端区域距离增加,导致长距离的P型电场屏蔽区的分布电阻增加,从而接地效果变差,最终将导致SiC MOSFET动态电阻增加,动态损耗增加。所以,该方案会限制单芯片的电流大小。
如公开号为CN109427869A的一种半导体,其在N型基底设置了槽单元,并在槽内设置P型电场屏蔽区,但其P型电场屏蔽区并未与其源极金属层形成电气连接,所以其同样导致长距离的P型电场屏蔽区的分布电阻增加,从而接地效果变差。
此外,SiC材料大的禁带宽度特性决定了其自身集成的反并联PiN 二极管反向导通压降约为3V,导致其反向导通损耗过高。所以,如公开号为CN103441148B的一种集成肖特基二极管的槽栅VDMOS器件,在同一芯片内集成低导通压降的反并联肖特基二极管Schottky Barrier Diode:SBD成为SiC MOSFET的一个重要发展方向。但是,引入的肖特基二极管的泄露电流会在关态强电场下急剧增加,增加关态损耗、降低击穿电压。因而,需要在肖特基结周围设置P型电场屏蔽区来抑制肖特基势垒降低效应,降低关态泄漏电流,避免击穿电压下降。
实用新型内容
为解决上述技术问题,本实用新型提供了一种反向导通压降的 SiC MOSFET器件。
本实用新型通过以下技术方案得以实现。
本实用新型提供的一种反向导通压降的SiC MOSFET器件,包括其元胞;元胞包括N型耐压层、与N型耐压层的背面接触的N型缓冲、与N型缓冲的背面接触的衬底、与衬底的背面接触的漏极金属层,所述N型耐压层的正面与基区接触;所述元胞的正面还加工有n个深槽将基区分割,在元胞边缘的基区上端设置有第一掺杂区,在相邻深槽之间的基区上设置有第一掺杂区和第二掺杂区,深槽的下端设置有屏蔽区,深槽内填充有多晶硅栅或源极金属,所述多晶硅栅和深槽之间设置有栅介质层,栅介质层底部设置有屏蔽区,所述屏蔽区通过栅介质层侧面的连通区与源极金属层电气连接,所述深槽内的源极金属与源极金属层接触。
所述多晶硅栅上端覆盖有钝化层。
所述n个深槽的数量大于2。
以元胞任一边缘的第一个深槽为第1深槽,则1至第n-1个深槽中填充有多晶硅栅,第n个深槽内填充有源极金属。
所述衬底、第二掺杂区均为N型重掺杂半导体,第一掺杂区为P 型重掺杂半导体。
所述第一掺杂区和基区的一端与连通区接触,相邻第一掺杂区和第二掺杂区之间接触,第二掺杂区的一端与栅介质层接触。
所述屏蔽区为P型电场屏蔽区。
所述连通区为P型电场连通区。
进一步,所述P型基区下方设置有掺杂浓度高于耐压层的N型电流通路区。所述N型电流通路区的浓度至少是耐压区的两倍。
本实用新型的有益效果在于:屏蔽区与连通区连接形成接地的电气接触,从而避免了需要采用终端区接地带来的问题;并且可以调节沟槽数目来调节沟道密度,灵活地调节器件的反向导通压降和比导通电阻。
附图说明
图1是本实用新型的单槽栅器件结构示意图;
图2是本实用新型的多槽栅器件结构示意图;
图3是本实用新型的单槽栅器件增加N型电流通路区的结构示意图;
图4是本实用新型的多槽栅器件增加N型电流通路区的结构示意图;
图中:1-N型耐压层,2-N型缓冲,3-衬底,4-漏极金属层,5-屏蔽区,6-连通区,7-基区,8-第一掺杂区,9-第二掺杂区,10-栅介质层,11-多晶硅栅,12-钝化层,13-源极金属层,14-N型电流通路区。
具体实施方式
下面进一步描述本实用新型的技术方案,但要求保护的范围并不局限于所述。
实施例1
本实施例提供一种反向导通压降的SiC MOSFE器件,其结构如图1所示,需要说明的是,为避免附图标记的冗杂,相同类型的半导体区域采用同一附图标记;具体来讲,元胞包括:
1.一种反向导通压降的SiC MOSFET器件,其元胞结构包括:
N型耐压层1;
设置在N型耐压层下表面的N型缓冲层2,设置在N型缓冲层下表面的N型重掺杂半导体衬底3,以及设置在N型重掺杂半导体下表面的漏极金属4;
N型耐压层1内设置有P型电场屏蔽区5,P型电场连通区6,以及P型半导体基区7;
元胞表面设置有第一深槽和第二深槽;所述第一深槽由位于槽壁的栅介质层10与位于槽内的多晶硅栅11构成,上表面覆盖有钝化层12;所述第二深槽内部填充与源极金属层13相同的源极金属;所述第一深槽和第二深槽底部均设置有P型电场屏蔽区5,并且第一深槽底部的P型电场屏蔽区通过P型电场连通区6与表面的源极金属层 13电气相连;
所述P型电场连通区6与第一深槽侧壁及第一深槽底部的P型电场屏蔽区5相接触,上表面覆盖有钝化层12;
所述P型电场连通区6、第一深槽和第二深槽将P型半导体基区 7分隔,从左至右依次形成第1个P型半导体基区子区、第2个P型半导体基区子区和第3个P型半导体基区子区;
所述第1个P型半导体基区子区上表面设置有第1个重掺杂P 型半导体区8,且第1个重掺杂P型半导体区上表面覆盖有源极金属层13;所述第1个重掺杂P型半导体区8与所述P型电场连通区6 相接触;
所述第2个P型半导体基区子区上表面设置有相邻接的第1个重掺杂N型半导体区9和第2个重掺杂P型半导体区8,所述第1个重掺杂N型半导体区9与所述栅介质10接触,且二者上表面均覆盖有源极金属层13;
所述第3个P型半导体基区子区上表面设置有第3个重掺杂P 型半导体区8,且第3个重掺杂P型半导体区上表面覆盖有源极金属层13。
所述第一掺杂区和第二掺杂区的掺杂浓度为1e19 cm-3。
所述源极金属层13位于第二个深槽内的部分侧壁金属与N型耐压区1直接接触并且形成N型肖特基二极管。
本实施例中,上述反向导通压降的SiC MOSFET器件,在深槽内的源极金属与N型耐压区1接触形成反并联的肖特基二极管,用于降低器件的反向导通压降;所述P型电场屏蔽区5将栅氧化层和肖特基结表面的电场强度屏蔽在一个较低的值,从而将关态的泄漏电流维持在一个较低的值,同时避免器件的击穿电压降低,并且所述的P 型电场屏蔽区5通过一个电场连通区6形成接地的电气接触,避免了较长的结终端区接地带来的动态电阻增加的问题。
实施例2
本实施例提供一种反向导通压降的SiC MOSFE器件,其结构如图2所示,具体来讲,元胞包括:
N型耐压层1;
设置在N型耐压层下表面的N型缓冲层2,设置在N型缓冲层下表面的N型重掺杂半导体衬底3,以及设置在N型重掺杂半导体下表面的漏极金属4;
N型耐压层1内设置有P型电场屏蔽区5,P型电场连通区6,以及P型半导体基区7;
元胞表面设置有n个深槽,n≥2,从左至右依次为第1个深槽、第2个深槽……第n个深槽;所述第1~n-1个深槽采用相同结构,由位于槽壁的栅介质层10与位于槽内的多晶硅栅11构成,上表面覆盖有钝化层12;所述第n个深槽内部填充与源极金属层13相同的源极金属;所述n个深槽底部均设置有P型电场屏蔽区5,并且第i(i=1,2,……n-1)个深槽底部的P型电场屏蔽区通过第i个P型电场连通区6与表面的源极金属层13电气相连;
所述第i个P型电场连通区与第i个深槽及第i个深槽底部的P 型电场屏蔽区5相接触,上表面覆盖有钝化层12;
所述n-1个P型电场连通区和n个深槽将P型半导体基区7分隔,依次形成第1个P型半导体基区子区,第2个P型半导体基区子区……第n个P型半导体基区子区和第n+1个P型半导体子区;
第1个P型半导体基区子区上表面设置有第1个重掺杂P型半导体区8,且第1个重掺杂P型半导体区上表面覆盖有源极金属层13;
第2~n个P型半导体基区子区上表面分别设置有相邻接的第 1~n-1个重掺杂N型半导体区9和第2~n个重掺杂P型半导体区8,且二者上表面均覆盖有源极金属层13,所述第1~n-1个重掺杂N型半导体区9与所述1~n个槽的栅介质10接触分别接触;
第1~n-1个重掺杂P型半导体区8分别与所述1~n-1个P型电场连通区6相接触;
第n+1个P型半导体基区子区上表面设置有第n+1个重掺杂P 型半导体区8,且第n+1个重掺杂P型半导体区上表面覆盖有源极金属层13。
源极金属层13位于第n个深槽内的部分侧壁金属与N型耐压区1 直接接触并且形成N型肖特基二极管。
本实施例中,上述反向导通压降的SiC MOSFET器件,所述源极金属13与N型耐压区1接触形成反并联的肖特基二极管,用于降低器件的反向导通压降;所述P型电场屏蔽区5将栅氧化层和肖特基结表面的电场强度屏蔽在一个较低的值,从而将关态的泄漏电流维持在一个较低的值,同时避免器件的击穿电压降低,并且所述的P型电场屏蔽区5通过一个电场连通区6形成接地的电气接触,避免了较长的结终端区接地带来的动态电阻增加的问题;此外,还可以通过调节沟槽数目灵活调节沟道密度,进一步灵活调节器件的反向导通压降和比导通电阻。
实施例3
如图3,本实施例和实施例1相同,除了P型基区7下方设置有N型电流通路区14,所述N型电流通路区14的掺杂浓度比N型耐压区1高至少两倍以上。
本实施例除了实施例1的益处外,通过增加掺杂较重的N型半导体层14可以在减小两个槽之间由于P型电场屏蔽区以及连通区存在而引入的JFET电阻的同时,有利于进一步缩小槽与槽的间距,提高沟道密度,减低沟道电阻。
实施例4
如图4,本实施例和实施例1相同,除了P型基区7下方设置有N型电流通路区14,所述N型电流通路区14的掺杂浓度比N型耐压区1高至少两倍以上。
本实施例除了实施例1的益处外,通过增加掺杂较重的N型半导体层14可以在减小两个槽之间由于P型电场屏蔽区以及连通区存在而引入的JFET电阻的同时,有利于进一步缩小槽与槽的间距,提高沟道密度,减低沟道电阻。
Claims (8)
1.一种反向导通压降的SiC MOSFET器件,其元胞特征在于:元胞包括N型耐压层(1)、与N型耐压层(1)的背面接触的N型缓冲(2)、与N型缓冲(2)的背面接触的衬底(3)、与衬底(3)的背面接触的漏极金属层(4),所述N型耐压层(1)的正面与基区(7)接触;所述元胞的正面还加工有n个深槽将基区(7)分割,在元胞边缘的基区(7)上端设置有第一掺杂区(8),在相邻深槽之间的基区(7)上设置有第一掺杂区(8)和第二掺杂区(9),深槽的下端设置有屏蔽区(5),深槽内填充有多晶硅栅(11)或源极金属,所述多晶硅栅(11)和深槽之间设置有栅介质层(10),栅介质层(10)底部设置有屏蔽区(5),所述屏蔽区(5)通过栅介质层(10)侧面的连通区(6)与源极金属层(13)电气连接,所述深槽内的源极金属与源极金属层(13)接触。
2.如权利要求1所述的反向导通压降的SiC MOSFET器件,其特征在于:所述多晶硅栅(11)上端覆盖有钝化层(12)。
3.如权利要求1所述的反向导通压降的SiC MOSFET器件,其特征在于:所述n个深槽的数量大于2。
4.如权利要求3所述的反向导通压降的SiC MOSFET器件,其特征在于:以元胞任一边缘的第一个深槽为第1深槽,则1至第n-1个深槽中填充有多晶硅栅(11),第n个深槽内填充有源极金属。
5.如权利要求1所述的反向导通压降的SiC MOSFET器件,其特征在于:所述衬底(3)、第二掺杂区(9)为N型重掺杂半导体;所述第一掺杂区(8)为P型重掺杂半导体。
6.如权利要求1所述的反向导通压降的SiC MOSFET器件,其特征在于:所述第一掺杂区(8)和基区(7)的一端与连通区(6)接触,相邻第一掺杂区(8)和第二掺杂区(9)之间接触,第二掺杂区(9)的一端与栅介质层(10)接触。
7.如权利要求1所述的反向导通压降的SiC MOSFET器件,其特征在于:所述屏蔽区(5)为P型电场屏蔽区。
8.如权利要求1所述的反向导通压降的SiC MOSFET器件,其特征在于:所述连通区(6)为P型电场连通区。
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