CN216354230U - 一种半导体器件及其应用 - Google Patents

一种半导体器件及其应用 Download PDF

Info

Publication number
CN216354230U
CN216354230U CN202122963183.5U CN202122963183U CN216354230U CN 216354230 U CN216354230 U CN 216354230U CN 202122963183 U CN202122963183 U CN 202122963183U CN 216354230 U CN216354230 U CN 216354230U
Authority
CN
China
Prior art keywords
layer
gate
drain
gallium nitride
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202122963183.5U
Other languages
English (en)
Inventor
林信南
石黎梦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Jing Xiang Technologies Co ltd
Original Assignee
Shenzhen Jing Xiang Technologies Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Jing Xiang Technologies Co ltd filed Critical Shenzhen Jing Xiang Technologies Co ltd
Application granted granted Critical
Publication of CN216354230U publication Critical patent/CN216354230U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明公开了一种半导体器件及其应用，所述半导体器件包括：衬底；沟道层，设置在所述衬底上；势垒层，设置在所述沟道层上；漏极，设置在所述势垒层上，且与所述沟道层接触；源极，设置在所述势垒层上，且与所述沟道层接触；栅极，设置在所述势垒层上，且位于所述源极和所述漏极之间；以及钝化层，设置在所述势垒层上，且位于所述栅极与所述势垒层之间；氧化层，设置在所述钝化层上，且位于所述栅极与所述钝化层之间。通过本发明提供的一种半导体器件，可提高阈值电压的稳定性。

Description

一种半导体器件及其应用
技术领域
本发明属于半导体技术领域，特别涉及一种半导体器件及其应用。
背景技术
氮化镓作为宽禁带半导体具有高击穿电场，高电子饱和速度和迁移率的特点，因而氮化镓基功率器件可用于新一代的高功率转换器的制备，目前的氮化镓基功率器件为横向的异质结AlGaN/GaN高电子迁移率晶体管器件。而硅衬底具有大尺寸和低成本的优势，在氮化镓基和沉底之间形成缓冲层，以改善衬底和氮化镓基之间的晶格失配和热膨胀系数失配，且对缓冲层进行碳掺杂以抑制半导体器件横向穿通。但是因各不同材料半导体层界面之间具有有缺陷，易导致形成的半导体器件具有较高的泄漏电流和漏电压。
发明内容
本发明的目的在于提供一种半导体器件及其应用，通过本发明提供的一种半导体器件及其应用，可提高阈值电压的稳定性。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种半导体器件，其至少包括：
衬底；
沟道层，设置在所述衬底上；
势垒层，设置在所述沟道层上；
漏极，设置在所述势垒层上，且与所述沟道层接触；
源极，设置在所述势垒层上，且与所述沟道层接触；
栅极，设置在所述势垒层上，且位于所述源极和所述漏极之间；以及
钝化层，设置在所述势垒层上，且位于所述栅极与所述势垒层之间；
氧化层，设置在所述钝化层上，且位于所述栅极与所述钝化层之间。
可选的，所述钝化层的材料为氮化铝。
可选的，所述氧化层的材料为氧化铝。
可选的，所述栅极延伸入所述势垒层中，且与所述势垒层底部具有预设距离。
可选的，所述势垒层为3-6um的氮化镓层20-30nm的氮化铝镓层。
可选的，所述势垒层的材料为Al0.23Ga0.77N。
可选的，所述栅极包括：
钛金属层；
铝金属层，设置在所述钛金属层上；
镍金属层，设置在所述铝金属层上；以及
金金属层，设置在所述镍金属层上。
可选的，所述栅极与所述源极的距离为2-3um。
可选的，所述栅极与所述漏极的距离为14-15um。
本发明还提供一种电子设备，包括上述所述的半导体器件
如上所述本发明提供的一种半导体器件及其应用，使用氮化铝制成的钝化层具有较高的禁带宽度和较高的热传导效率，可以提高栅介质对泄漏电流的阻挡能力以及与氮化镓之间的界面质量。当禁带宽度和导带偏移量较大时，可以抑制电子通过介质层，降低栅泄漏情况。且因氮化铝和氮化镓有良好的晶格匹配和热传导特性，钝化层中的氮化铝与氮化镓直接接触，可提高界面质量。同时使用PEALD制成的氮化铝层可减少氧化层与氮化镓之间的界面缺陷，降低栅极泄漏电流并且提高栅极的稳定性与可靠性，使半导体器件具有较低的阈值电压滞后现象。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1至图6为一种半导体器件的制造过程图。
图7至图10为沟道层中具有***层的半导体器件制造过程图。
图11为沟道层中具有***层的半导体器件结构示意图。
图12至图16为一种具有异形栅极的半导体器件制造过程图。
图17为另一中具有异性栅极的半导体器件结构示意图。
图18至图22为栅极环绕漏极的半导体器件制造过程图。
图23为图22的俯视图。
图24为一种栅极下方有氮化镓层的半导体器件结构示意图。
图25至图28为将氮化镓层制成钝化层的半导体器件制造过程图。
图29为一种栅极下方具有多层氮化镓层的半导体器件结构示意图。
图30至图36为漏极与氮化镓层连接的半导体器件制造过程图。
图37为图36的俯视图。
图38至图40为具有金属极垫的半导体器件制造过程图。
图41至图43为具有空气桥嵌入式源极场板的半导体器件制造过程图。
图44为一种具有多层钝化层的半导体器件结构示意图。
图45至图58为一种半导体器件的制造过程图。
图59至图63为一种P型场效应晶体管的制造过程图。
图64为具有P型场效应晶体管的单片集成的半导体器件结构示意图。
图65至图76为单片集成金属-氧化物半导体场效应晶体管和高电子迁移率晶体管结构示意图。
图77为图76的等效电路图。
图78为一种半桥电路图。
图79为未设隔离槽的半桥电路的等效电路图。
图80为设置隔离槽的半桥电路的等效电路图。
图81至图88为设置隔离槽的半桥电路的制造过程图。
图89为一种半导体外延结构。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1至图89所示，本发明提供的半导体器件或单片集成的半导体器件，包括衬底100，设置在衬底100上的外延结构，以及设置在外延结构上的源极107、漏极108和栅极109。其中，外延结构包括氮化镓和氮化铝镓(GaN/AlGaN)形成的异质结构。且在本申请中，所述半导体器件例如为半导体功率器件。
请参阅图1所示，在本发明一实施例中，衬底100可以为硅衬底，例如硅(Si)或碳化硅(SiC)。在其他实施例中，衬底100也可以蓝宝石(Al2O3)、砷化镓(GaAs)、铝酸锂(LiAlO2)、氮化镓(GaN)或其他半导体衬底材料。且在形成衬底100后，可通过化学气相沉积法或者金属有机物化学气相沉积法在衬底100和外延结构之间形成缓冲层101，以改善衬底100和外延结构之间的晶格匹配，且缓冲层101的材料例如为氮化镓、氮化铝镓或是氮化铝中的一种或多种。且在本实施例中，缓冲层101例如为氮化铝缓冲层，且缓冲层101的厚度例如为1-4um，具体例如为1um。
请参阅图1至图5所示，在本发明一实施例中，外延结构包括设置在缓冲层101上的沟道层102，以及设置在沟道层102上的势垒层103。沟道层102设置在缓冲层101上，例如可在缓冲层101上生长3-6um的氮化镓，以形成沟道层102。在本实施例中，沟道层102的厚度例如为4um。势垒层103形成于沟道层102上，且势垒层103例如为氮化铝镓层，且势垒层103的材料具体例如为Al0.23Ga0.77N。且势垒层103的厚度例如为20-30nm，具体地，例如为25nm。在本实施例中，势垒层103上还设置有栅极开孔1041，以沉积栅极109。在本实施例中可通过化学气相沉积法或者金属有机物化学气相沉积法制备沟道层102和势垒层103。
请参阅图1至图3所示，在本发明一实施例中，半导体器件中还可以设置有栅介质层，可降低阈值电压滞后现象。具体的，在本实施例中，栅介质层包括在势垒层103上设置的钝化层105和氧化层106，且钝化层105例如为设置在势垒层103上的氮化铝层。在本实施例中，钝化层105例如使用等离子体增强原子层沉积(Plasma enhanced atomic layerdeposition，PEALD)的方式沉积形成。氧化层106例如为设置在氮化铝层上的氧化铝层，且例如使用原子层沉积(Atomic layer deposition，ALD)的方式沉积形成，且钝化层105和氧化层106覆盖势垒层103以及势垒层103上的栅极开孔1041。其中，钝化层105的厚度例如为1-5nm，具体例如可为2nm。氧化层106的厚度例如为5-10nm，具体例如为8nm。且在氧化层106形成后，对钝化层105和氧化层106在N2环境，以及温度例如为300-500℃条件退火，以提高栅介质层的质量。
请参阅图2至图6所示，因钝化层105的AlN材料具有较高的禁带宽度和较高的热传导效率，可以提高栅介质对泄漏电流的阻挡能力以及与氮化镓之间的界面质量。当禁带宽度和导带偏移量较大时，可以抑制电子通过介质层，降低栅泄漏情况。因氮化铝和氮化镓有良好的晶格匹配和热传导特性，钝化层105中的氮化铝与氮化镓直接接触，可提高界面质量。同时，在本实施例中，氮化铝和氧化铝作为栅绝缘介质，使用PEALD制成的氮化铝层可减少氧化层106与氮化镓之间的界面缺陷，降低栅极109泄漏电流并且提高栅极109的稳定性与可靠性，使半导体器件具有较低的阈值电压滞后现象。可避免在较大的正向栅压下，由于氧化层106和势垒层103界面存在深能级陷阱俘获沟道电子，造成阈值电压滞后的现象，进而提高阈值电压的稳定性。
请参阅图1、图5至图6所示，在形成钝化层105和氧化层106后，分别形成源极107、栅极109和漏极108。源极107和漏极108位于栅极开孔1041两侧，且与势垒层103接触。栅极109位于接口内，且与氧化层106接触。在本实施例中，可蚀刻钝化层105和氧化层106的两侧至势垒层103，并在钝化层105和氧化层106两侧的势垒层103上分别沉积金属Ti/Al/Ni/Au，形成源极107和漏极108。其中，Ti/Al/Ni/Au在本申请中表示，栅极103包括钛金属层，设置在钛金属层上的铝金属层，设置在铝金属层上的镍金属层，以及设置在镍金属层上的金金属层。且后续相同写法与本实施例中释义相同，在后续不多做赘述。在形成源极107和漏极108后，可在氮气(N2)环境，以及温度例如为750-850℃条件退火，以提高源极107和漏极108的质量。在本实施例中，如图5所示，源极107与漏极108可与氧化层106等高。也可如图6所示，源极107与漏极108高于氧化层106。在形成源极107和漏极108后，在栅极开孔1041内的氧化层106上以及栅极开孔1041两侧的氧化层106上沉积金属Ni/Au，形成栅极109，且栅极109的截面可以呈对称的“T”形。在本实施例中，源极107与栅极109的距离例如为2-3um，具体例如为2.5um。栅极109与漏极108的距离例如为14-15um，具体例如为14.5um。栅极109的宽度例如为3-4um，具体例如为3um。源极107和漏极108可以与栅介质层等高，也可以高栅介质层，且与栅极109等高。因本实施例中的栅极109底部的势垒层103被完全蚀刻，阈值电压对蚀刻深度不在敏感，因器件接近关断时，氮化镓内部的电场很弱，可进一步降低阈值电压滞后现象。
请参阅图7至图11所示，在本发明另一实施例中，还可在沟道层102内设置***层113，将沟道层102区分为多层沟道层，以形成多个二维电子气沟道。在本实施例中，例如设置有一个***层113，以及两个沟道层。具体的，请参阅图10所示，例如可在硅衬底100上采用气相外延生长技术(MOCVD)沉积3-6um的氮化镓，形成第一沟道层1021，且第一沟道层1021的厚度具体例如为4um。在形成第一沟道层1021后，在第一沟道层1021上沉积1-2nm的氮化铝，以形成***层113，且***层113的厚度具体例如为1.5nm。在形成***层113后，在***层113上沉积5-7nm的氮化镓层，形成第二沟道层1022，且第二沟道层1022的厚度具体例如为6nm。在形成第二沟道层1022后，可在第二沟道层1022上方沉积15-20nm的氮化铝镓，以形成势垒层103，且势垒层103的厚度具体例如为17nm。在本申请中，在形成势垒层103后，可对势垒层103表面采用氨气(NH3)进行处理，使得氨气中的N原子与势垒层103表面的空位结合，减少势垒层103表面的缺陷。且本实施了中的栅介质层包括高温处理的氧化层106，氧化层106和势垒层103之间具有较好的界面。避免在蚀刻栅极开孔1041形成凹栅时，蚀刻损伤导致的电流崩塌效应。
请参阅图7至图10所示，在形成势垒层103后，蚀刻势垒层103、***层113以及预设厚度的第二沟道层1022，形成栅极开孔1041。在本实施例中，形成栅极开孔1041时，凹栅的刻蚀深度例如为20-25nm，具体例如为23nm，即移除1-1.5nm的第二沟道层1022，以保证在形成栅极开孔1041时，栅极开孔1041下方的势垒层103被完全蚀刻。在形成栅极开孔1041后，可在栅极开孔1041以及势垒层103上使用原子层沉积(ALD)的方式沉积一层氧化铝作为氧化层106，氧化层106作为栅介质层。且在形成氧化层106后，可对氧化层106在500℃，且充满氧气(O2)环境中进行退火处理，以提高氧化层106的质量。对于ALD制备的Al2O3介质材料，因Al2O3/GaN之间能带差较大，能有效降低栅极泄漏电流，进行栅极退火，可以提高氧化层质量。
请参阅图8至图10所示，在本实施例中，在形成氧化层106后，蚀刻氧化层106和势垒层103的两端至第二沟道层1022，并在氧化层106和势垒层103的两端沉积金属Ti/Al/Ni/Au，以形成源极107和漏极108。并在栅极开孔1041内，以及栅极开孔1041上方沉积金属Ni/Au，形成栅极109，且栅极109向栅极开孔1041的两侧延伸。
请参阅图7至图10所示，在本实施例中，在第一沟道层1021和***层113的连接处，且位于第一沟道层1021内，形成第一二维电子气沟道114。在第二沟道层1022和势垒层103的连接处，且位于第二沟道层1022内，形成第二二维电子气沟道115。且本实施例中栅极109延伸至第二二维电子气沟道115处，且位于第一二维电子气沟道114上方，第一二维电子气沟道114完全未被蚀刻，可保持较高的迁移率，进而形成的半导体器件具有较高的击穿电压。具体的，击穿电压例如可达到700V。且在本实施例中，第一二维电子气沟道114与第二沟道层1022和势垒层103形成的异质结构相距5-7nm纳米，具体例如为6nm。相对于双沟道器件中的沟道距离更近。因而第一二维电子气沟道114的迁移率大，因此导通电阻更低，漏极108导通电流大，使得半导体器件具有稳定的亚阈值摆幅。
请参阅图10所示，在本实施例中，源极107和漏极108与第二沟道层1022接触，当栅极109的电压为0时，***层113较薄，不足以产生第二二维电子气沟道115，且因为第一沟道层1021的抬高作用，拉高了势阱深度，不足以产生第一二维电子气沟道114，此时两个二维电子气沟道都关闭。当栅极109电压增大，势垒降低，两个二维电子气沟道打开。
请参阅图11所示，在另一实施例中，***层包括设置在第一沟道层1021和第二沟道层1022之间的第一***层1131，以及设置在第二沟道层1022和势垒层103之间的第二***层1132。且第二***层1132的厚度与第一***层1131的厚度相同，具体例如为1.5nm。在势垒层103和氧化层106之间还设置有盖帽层116、保护层117以及钝化层105。具体的，在形成势垒层103后，在势垒层103上沉积2-5nm的氮化镓，形成盖帽层116，且盖帽层116的厚度具体例如为3nm。在本实施例中，在形成盖帽层116后，在盖帽层116上沉积一层氮化铝或氮化硅作为保护层117。本实施例并不限制保护层117的厚度，保护层117的厚度例如可以为10-1000nm。在形成保护层117后，蚀刻保护层117、盖帽层116、势垒层103、第二***层1132以及预设厚度的第二沟道层1022，形成栅极开孔。在本实施例中，形成栅极开孔时，例如移除1-1.5nm的第二沟道层1022，以保证在形成栅极开孔时，栅极开孔下方的势垒层103被完全蚀刻。在形成栅极开孔后，可在保护层117以及开口内依次沉积一层氮化铝作为钝化层105，一层氧化铝作为氧化层106。在本实施例中，钝化层105和氧化层106作为栅介质层，且钝化层105可进一步抑制氮化镓和氧化铝之间的界面缺陷，在形成氧化层106后，可对氧化层106进行退火，以提高氧化层106的质量。
请参阅图11所示，在本实施例中，在形成栅介质层后，蚀刻栅介质层和保护层117的两端至盖帽层116，并在栅介质层和保护层117的两端沉积金属，以形成源极107和漏极108。并在栅极开孔内，以及栅极开孔沉积金属，形成栅极109，且栅极109向栅极开孔1041的两侧延伸。在本实施例中，在第一沟道层1021和***层113的连接处，且位于第一沟道层1021内，形成第一二维电子气沟道114。在第二沟道层1022和第二***层1132的连接处，且位于第二沟道层1022内，形成第二二维电子气沟道115。且本实施例中栅极109延伸至第二二维电子气沟道115处，且位于第一二维电子气沟道114上方，第一二维电子气沟道114完全未被蚀刻，可保持较高的迁移率，进而形成的半导体器件具有较高的击穿电压。
请参阅图12至图17所示，在本发明一实施例中，可通过栅极109的结构，减少因栅极109泄漏电流引起的功率损。在本实施例中，衬底100为硅衬底，且厚度为100-200nm，例如为150nm。在衬底100上设置有缓冲层101，具体例如可以采用金属有机化合物化学气相沉淀(MOCVD)的方法在衬底100上形成2-4um的氮化镓或是氮化铝，以形成缓冲层101，且缓冲层101的厚度具体例如为2.8um。
请参阅图12所示，在本实施例中，在缓冲层101上设置有外延结构，例如包括依次设置的沟道层102和势垒层103，且沟道层102例如为120-170nm的氮化镓，沟道层102的厚度具体例如为150nm。势垒层103例如为氮化铝嫁，且例如为20-30nm的AL0.21GA0.79N，势垒层103的具体厚度例如为25nm。
请参阅图12所示，在本实施例中，在形成外延结构后，可在势垒层103上形成栅介质层110，且在本实施例中，具体例如可使用低压化学气相沉积的方法，在势垒层103上沉积25-35nm的的氮化硅(Si3N4)，以形成栅介质层110，且栅介质层110的厚度具体例如为30nm。在形成栅介质层110后，可在栅介质层110上形成保护层111。具体例如可使用等离子体增强化学气相沉积的方法，在栅介质层110上沉积厚180-220nm的正硅酸乙酯(TEOS)，以形成保护层111，且保护层111的厚度具体例如为200nm。
请参阅图12至图16所示，在本实施例中，所述半导体器件设置有异形的栅极109，可降低栅边缘处的电场强度。具体的，在形成保护层111后，在外延结构上形成栅极开孔，并在栅极开孔内沉积金属，以形成栅极109。且在本实施例中，栅极开孔包括第一区域1042和第二区域1043。例如首先在外延层的中间区域，从保护层111向着衬底100一侧蚀刻，在蚀刻区域移除保护层111和栅介质层110，形成第一区域1042。第一区域1042的底部与势垒层103接触，且在形成第一区域1042时，可蚀刻掉部分势垒层103。在形成第一区域1042后，在第一区域1042内以及保护层111上同时沉积25-35nm的氮化硅(Si3N4)，以形成钝化层112。钝化层112的厚度具体例如为35nm，且位于第一区域1042中的钝化层112与栅介质层110连接，以隔离部分栅极109和势垒层103，对栅电子的隧穿起阻挡作用。在形成钝化层112后，沿着第一区域1042的一侧壁向着衬底100一侧蚀刻，并蚀刻掉蚀刻区域的势垒层103，以形成第二区域1043。第二区域1043的底部与沟道层102接触。其中，第二区域1043位于第一区域1042的一侧，且第二区域1043的宽度为第一区域1042宽度的1/3-2/3，具体第二区域1043的宽度为第一区域1042宽度例如1/2。第一区域1042在蚀刻时具体可采用SF6蚀刻，第二区域1043在蚀刻时可采用六氟化硫(SF6)和氯化硼(BCl3)蚀刻。
请参阅图13至图15所示，在本实施例中，在形成栅极开孔后，可使用等离子对被蚀刻的势垒层103表面进行清理，减少蚀刻损伤。在形成栅极开孔后，在栅极开孔内的第一区域1042和第二区域1043中沉积金属，以形成阶梯形的栅极109。在本实施例中，第一区域1042内的金属与势垒层103、沟道层102形成肖特基接触。第二区域1043中的金属相当于场板结构，能够提高器件的击穿电压。因而阶梯形的栅极109可有效的阻止了电子的隧穿，并且重新分配了肖特基接触边缘的电场，使得栅极109泄漏电流要小于传统结构器件，因此可以减少因栅极109泄漏电流引起的功率损耗。
请参阅图15至图16所示，在本实施例中，在栅极109的两侧，蚀刻钝化层112、保护层111、栅介质层110以及势垒层103至沟道层102，并在沟道层102上分别沉积金属Ti/Al/Ni/Au，形成源极107和漏极108。在本实施例中，栅极109凸出的部分靠近漏极108一侧。避免在相同的偏压下，栅极109边缘靠近漏侧一边的电场强度远远大于栅极109下方电场强度，因此由于电场分布不均匀，导致器件容易在较小的漏压下被击穿。且在栅极109边缘处较大的电场使得电子从栅极109横向注入势垒层103表面态，俘获的电子可在高场下从一个表面态跳跃到另一个表面态，产生表面横向泄漏电流。本实施例中阶梯形的栅极109，可较低栅极109边缘处的电场强度，使得内部电场分部均匀，防止栅极109泄漏电流的产生，从而更大限度的提高击穿电压。
请参阅图17所示，在本发明另一实施例中，异形的栅极109包括设置在栅极开孔内的第一分部109a和设置在开口上的第二分部109b，可同时获得低通电阻以及极高的击穿电压。在本实施例中，外延结构包括设置在衬底100上沟道层102以及设置在沟道层102上的势垒层103，且沟道层102例如为氮化镓，势垒层103例如为氮化铝镓层。在势垒层103上设置有开口，例如可以使用氯化硼(BCl3)或氯气(Cl2)对势垒层103进行等离子体蚀刻，以形成开口，并在开口内沉积金属形成凹栅，且凹栅下的势垒层103被全部蚀刻。在本实施中，势垒层103上还设置有氧化层106作为栅介质层，且氧化层106覆盖开口，氧化层106具体例如为氧化铝层。在形成栅极109时，可蚀刻氧化层106和势垒层103两侧至沟道层102，也可蚀刻部分厚度的沟道层102，并在沟道层102上沉积金属，形成源极107和漏极108。在开口上的氧化层106上以及开口两侧的氧化层106上沉积金属，形成栅极109，源极107和漏极108位于栅极109的两侧。
请参阅图17所示，在本发明一实施例中，栅极109包括设置在开口内的第一分部109a以及设置在开口上的第二分部109b。第一分部109a位于开口内，形成凹栅，且第一分部109a的长度例如为90-100nm，具体例如为95nm。因第一分部109a所在的开口已经蚀刻至沟道层102，可形成类似增强型金属-氧化物半导体场效应晶体管(MOSFET)的结构，且刻蚀区下方具有较低的电子迁移率，获得较低的导通电阻。第二分部109b设置在开口上，并在氧化层106上延伸，且第二分部109b的长度例如为0.8-1.2um，具体例如为1um。在本实施例中，第二分部109b的长度D2远超过第一分部109a的长度D1，且第二分部109b的长度D2与第一分部109a的长度D1之比接近10:1，具体范围例如为9:1-12:1。形成类似耗尽型高电子迁移率晶体管(HEMT)的结构。因第一分部109a和第二分部109b的设置，可同时获低通电阻和较大击穿电压。在半导体器件工作时，可以利用第一分部109a控制阈值电压，利用第二分部109b控制漏极108较大电压。且第二分部109b关于第一分部109a非对称设置，向着漏极108的延伸长度大于向着源极107的延伸长度。当器件关断时，靠近漏极108一侧的第二分部109b聚集电场，从而屏蔽了第一分部109a边缘的电场。避免栅极109泄露电流过大，导致的阈值电压可控性差。
请参阅图17所示，在本实施例中，通过设置栅极109中第一分部109a的长度D1设置，可使得栅极109具有较小的导通电阻，通过第二分部109b的长度D2设置，可控制漏极108电压，且在本实施例中，第二分部109b与沟道距离仅包括氧化层106和势垒层103，可进一步提高栅极109的控制能力。通过异形栅极109的设置，可避免沟道周围势的阻挡力低，造成的漏极108电流泄露。以及凹栅蚀刻时，蚀刻损伤导致的栅极109泄露电流大以及阈值电压可控性差。
请参阅图18至图23所示，在本发明另一实施例中，还提供一种具有环形栅极的半导体器件，可抑制泄露电流。在本实施例中，例如在硅衬底100上沉积氮化铝作为缓冲层101，并在缓冲层101上沉积氮化镓层作为沟道层102，在沟道层102上沉积氮化铝镓形成势垒层103。其中，势垒层103的材料具体例如为Al0.25Ga0.75N。在形成GaN/AlGaN异质结构之后，在势垒层103上沉积厚度例如为25-35nm的氮化硅(Si3N4)作为栅介质层110，氮化硅层的具体厚度例如为30nm。且氮化硅可同时作为表面钝化层。在栅介质层110形成后，在栅介质的外侧，使用氯气(Cl2)/氯化硼(BCl3)等离子向衬底100一侧蚀刻，形成隔离槽118。且蚀刻掉栅介质层110和势垒层103，至沟道层102表面，也可蚀刻掉部分厚度的沟道层102，以保证势垒层103包完全蚀刻。使得位于蚀刻中间的栅介质层110和势垒层103形成台面结构。
请参阅图20所示，在本实施例中，在形成台面结构后，在台面结构以及隔离槽118上形成钝化层119，钝化层119覆盖在栅介质层110表面，并填充部分隔离槽118，可以用于平坦化。具体例如可以采用等离子体增强化学气相沉积(PECVD)的方法沉积一层400-600nm的二氧化硅(SiO2)，以形成钝化层119。其中，钝化层119的厚度具体例如为500nm。
请参阅图20至图23所示，在本实施例中，形成钝化层119后，在钝化层119上形成源极开孔、漏极开孔以及栅极开孔。其中，源极开孔用于沉积金属形成源极107，漏极开孔用于沉积金属形成漏极108，栅极开孔用于沉积金属形成源极107。在本实施例中，源极开孔位于钝化层119的一侧，且靠近隔离槽118。漏极开孔位于钝化层119的另一侧，且靠近钝化层119的中心区域，以保证形成环形的栅极109。栅极开孔环绕漏极开孔设置，且与隔离槽118具有预设距离。且源极开孔与漏极开孔蚀刻至沟道层102，且与沟道层102接触，栅极开孔蚀刻至栅介质层110，且与栅介质层110接触。
请参阅图20至图23所示，在本实施例中，在形成源极开孔和漏极开孔后，在源极开孔内沉积金属Ti/Al/Ti/TiN形成源极107，在漏极开孔内沉积金属Ti/Al/Ti/TiN形成漏极108。在形成源极107和漏极108后，蚀刻形成栅极开孔，并在栅极开孔内沉积金属TiN形成栅极109，且具体可采用物理气象沉积(PVD)的方式沉积多个电极。源极107设置在栅极109的一侧，栅极109环绕漏极108设置。环绕漏极108的栅极109通道可以抑制泄漏电流，因为未设置有包围环形栅极109的漏电流包括栅极109至源极107的漏电流、台面边缘至源极107的漏电流以及被栅极109环绕区域至源极107的漏电流。而设置有环绕漏极108的栅极109后，施加在漏极108上的高电压可以被栅极109通道切断，因此，栅极109外侧的台面边缘和被栅极109环绕的区域都可以免受漏极108的高电压破坏，从而消除了台面边缘和隔离区因高压引起的漏电流，可实现超低泄漏电流和高开/关漏极108电流比，进而保护半导体器件避免受高漏电压的破坏。
请参阅图23所示，在本实施例中，源极107和漏极108呈矩形设置，栅极109呈矩形环设置。源极107与栅极109具有第一距离L1。在漏极108相对的两侧，栅极109与漏极108的距离相等。在源极107与漏极108的连线方向上，栅极109与漏极108例如具有第二距离L2，在垂直于源极107与漏极108的连线方向上，栅极109与漏极108例如具有第三距离L3。在本实施例中，第一距离L1大于第二距离L2和第三距离L3，且第二距离L2等于第三距离L3。可平衡栅极109与漏极108之间的电压，保证形成半导体器件的质量。在其他实施例中，源极107和漏极108呈圆形设置，栅极109呈圆形环设置。或者源极107与漏极108呈椭圆形设置，栅极109呈椭圆环设置。本发明并不限定源极107、漏极108和栅极109的具体形状，只要漏极108以及设置在漏极108外的栅极109形状对应即可。
请参阅图24所示，在本发明另一实施例中，可通过改变栅极的材料，改善栅极漏电流。在本实施例中，可使用较高肖特基势垒的金属栅极与p-GaN界面，降低器件的栅极漏电流。
在本实施例中，缓冲层101设置在衬底100上，外延结构包括设置在缓冲层101上的沟道层102，以及设置在沟道层102上的势垒层103。且在本实施例中，沟道层102使用氮化镓制成，且沟道层102厚度例如为1.0-1.1um，具体例如为1.0um。势垒层103的材料具体为Al0.26Ga0.74N，且势垒层103的厚度例如为10-15nm，具体例如为10nm。
请参阅图24所示，在本实施例中，在势垒层上形成一层氮化镓层127，且为P型氮化镓层。P型氮化镓层的厚度例如为40-60nm，具体例如为50nm。在形成P型氮化镓层后，对P型氮化镓层进行蚀刻，使得氮化镓层127仅覆盖形成栅极的位置。设置在栅极109下的P型氮化镓层127可以耗尽沟道电荷，使得器件在初始状态处于关断状态。空穴从P-GaN注入到异质结中，可以提高沟道的电子浓度。且在栅极109下设置P-GaN结构，可以在较高的栅压下实现了较低的栅极泄漏电流。氮化镓层127可以提高沟道的电势，将栅极下方的电子耗尽，在栅压为0V时，沟道下方的电子被完全耗尽，当栅极电压到达PN结的内建电势后，空穴从P型氮化镓层注入到沟道层，但是沟道的电子被异质结的势垒阻挡，不能到达栅极，空穴在沟道区聚集吸引大量电子的进行中和，积累的电子在较高的漏压条件下具有很高的迁移率，但是注入的空穴的迁移率比电子低2个数量级，因此只能聚集在栅电极下方，进而在保证较低的栅极电流和较大的漏极电流。
请参阅图24所示，在本实施例中，在形成氮化镓层127后，在外延结构的两侧，分别设置有与沟道层102接触的源极107和漏极108，且源极107和漏极108的材料为Ti/Al/Ni/Au。且形成源极107和漏极108后，可对源极107和漏极108进行高温退火，以改善源极107和漏极108的质量。在形成源极107和漏极108后，在氮化镓层127上沉积金属Ti/Al，形成栅极109。且栅极109中的Ti金属层的厚度例如为25-35nm，具体例如为30nm。Al金属层的厚度例如为165-175nm，具体例如为170nm。Ti/Al接触的肖特基势垒高度为2.08eV，较高的金属/p-GaN肖特基势垒高度有利于减小栅极漏电流，并使阈值电压向正向偏移，具有正阈值电压的HEMT器件可以将安全操作与驱动电路相结合。
请参阅图24所示，在其他实施例中，栅极例如包括Au/TiN金属层，且TiN薄膜的厚度例如小于10nm。且TiN薄膜是由基于TiN和氮化物高温退火而形成的，且热退火条件小于例如700℃，以避免TiN分解或形成氮空位。氧杂质和氮空位属于N型掺杂，通过隧穿效应增强了通过势垒的泄漏电流。热退火过程可以降低氧杂质和氮空位，并且触发AlGaN层内部的应力调制。随着TiN/AlGaN界面应变的减小，在AlGaN势垒中产生了一个应变梯度，导致在AlGaN势垒表面出现伪P型掺杂。从而显著降低泄漏电流。与其他常用的栅极金属如Au、Pt或Ni不同，即使在热退火后，TiN也不会向AlGaN势垒层扩散。要使得在AlGaN层中形成伪P型层，需要降低TiN/AlGaN界面处的应变，因此TiN层在热退火后需要有较高的压缩应变以部分补偿TiN/AlGaN界面上的AlGaN阻挡层的拉伸应变。进而实现了一种简单TiN栅金属制备工艺，以提高栅极可靠性。较薄的TiN薄膜在经过热退火后，能观察到TiN/AlGaN界面附近的AlGaN层中的拉伸应力降低。使得AlGaN势垒表面形成伪P型层(类似二极管)，从而显著降低栅极漏电流。这种制造工艺保留了AlGaN势垒的较大的带隙，是提高栅极击穿电压的有效方法。
请参阅图25至图28所示，在本发明另一实施例中，可采用氢等离子体制备P型氮化镓栅极，可以显著抑制电流崩塌效应并减少表面漏电。在本实施例中，衬底100例如为硅衬底，缓冲层101设置在衬底100上，且例如采用掺杂由碳的氮化镓制成。且缓冲层101的厚度例如为4-5um，具体例如为4.8um。沟道层102设置在缓冲层101上，例如为厚度140-160nm的非掺杂氮化镓层，且沟道层102的厚度具体例如为150nm。势垒层103设置在沟道层102上，且例如为厚度15-20nm的非掺杂氮化铝镓层，且势垒层103的厚度具体例如为18nm。氮化镓层127设置在势垒层103上，且氮化镓层127例如为厚度60-80nm的P型氮化镓层。氮化镓层127中例如掺杂有Mg离子，且掺杂浓度例如为2×109cm-3-3×109cm-3。
请参阅图26至图27所示，在本实施例中，在形成氮化镓层127后，在氮化镓层127的两侧分别形成源极开孔1044和漏极开孔1045，并在开口内沉积金属Ti/Al/Ni/Au，以形成源极107和漏极108。其中，形成开孔时，可蚀刻掉氮化镓层127和预设厚度的势垒层103。在形成源极107和漏极108后，将半导体器件在例如800-900℃，且充满N2的环境中快速热处理例如30-50s，且温度具体可以为例如850℃，快速热处理的具体时间可以为例如30s，可形成良好的欧姆接触。在形成源极107和漏极108后，在氮化镓层127上蒸镀金属Ni/Au，以形成栅极109。其中，栅极109靠近源极107设置。
请参阅图28所示，在本实施例中，在形成电极后，使用氢等离子体对氮化镓层127进行处理，将氢等离子体注入氮化镓层127。氢原子可钝化氮化镓层127中的浅受主杂质，钝化后的氮化镓层127转化为高阻状态，形成钝化层1273。在本实施例中，在氮化镓层127中注入氢原子后，可产生Mg-H复合物。且例如可以采用ICP深反应刻蚀机(Oxford PlasmalabSystem100)进行氢等离子注入。为保证氢的注入深度不对二维电子气沟道产生影响，ICP深反应刻蚀机的功率设置为例如300W，室压设置为例如8mTorr，射频功率设置为例如2W，且在低压状态下可以通过改变ICP功率调节等离子体能量和密度。在完成氢原子注入后，可将半导体器件在例如300-350℃条件下，退火3-6min，以修复等离子损伤。
请参阅图28所示，在本实施例中，在使用氢等离子体对氮化镓层127进行处理后，未被栅极覆盖的氮化镓层127表面形成钝化层1273，可显著抑制电流崩塌效应并减小表面漏电，同时GaN氮化镓层127可以屏蔽表面电势起伏。GaN/AlGaN界面存在负的极化电荷，能够提高AlGaN内部纵向电场，减小聚集在栅极边缘处的横向电场。被栅极覆盖的氮化镓层127仍为P型氮化镓层，形成的极化结使半导体器件在保证较低导通电阻的同时，获得较大的击穿电压，抑制器件的电流崩塌现象，从而进一步降低半导体器件的静态功耗，提升器件整体的性能。
请参阅图29所示，在本发明另一实施例中，还提供另一种具有其他栅极材料的半导体器件，可同时具有较高的击穿电场和热稳定性。在本实施例中，氮化铝缓冲层101设置在硅衬底100上，外延结构包括设置在缓冲层101上的氮化镓沟道层102，以及设置在沟道层102上的氮化铝镓势垒层103。且在本实施例中，势垒层103的材料具体为Al0.23Ga0.77N，且势垒层103的厚度例如为45-55nm，具体例如为47nm。较厚的势垒层103可产生足够到的二维空穴气。在外延结构的两侧，分别设置有与沟道层102接触的源极107和漏极108，且源极107和漏极108的材料为Ti/Al/Ni/Au。
请参阅图29所示，在本实施例中，在势垒层103上，且位于源极107和漏极108之间，还设置有第一氮化镓层1271和第二氮化镓层1272，其中，第一氮化镓层1271位于势垒层103上，第二氮化镓层1272位于第一氮化镓层1271上。且第一氮化镓层1271为无掺杂的氮化镓层，且第一氮化镓层1271的厚度例如为10-15nm，具体例如为10nm。第二氮化镓为P型掺杂的氮化镓层，且掺杂浓度例如为2×109cm-2-5×109cm-2，具体例如为3×109cm-2。第二氮化镓层1272的厚度例如为30-40nm，具体例如为30nm。其中，第二氮化镓层1272完全覆盖第一氮化镓层1271。第一氮化镓层1271的宽度和第二氮化镓层1272的宽度相等，且第一氮化镓层1271和第二氮化镓层1272的宽度小于源极107和漏极108之间的距离，以保证第一氮化镓层1271、第二氮化镓层1272与源极107和漏极108之间具有预设距离。
请参阅图29所示，在本实施例中，在源极107和氮化镓层之间，设置有栅极109。栅极109与第一氮化镓层1271以及第二氮化镓层1272接触，且栅极109的高度高于第二氮化镓层1272。在栅极109与第二氮化镓层1272形成的拐角处，还设置有基电极129。基电极129与栅极109等高设置，且基电极129的材料与栅极109相同。在制程时，可通过沉积金属Ti/Al获得栅极109和基电极129。在本实施例中，基电极129连接于栅极109，且与第二氮化镓层1272形成欧姆接触，使得在器件关断时，基电极129与漏极108之间的二维电子气和二维空穴气可在较低的漏压下相互抵消，进而可提高半导体器件的击穿电压。
请参阅图30至图37所示，在本发明一实施例中，栅极109下具有P型氮化镓层127时，器件在高压条件下面临电流崩塌的影响。本实施例提供一种半导体器件，在刻蚀P型氮化镓层127时可留下漏极108边缘位置的P型氮化镓层127，并且与漏极108相连，可防止器件关断时，在高压下产生电流崩塌。在本实施例中，氮化铝缓冲层101设置在衬底100上，且缓冲层101例如为氧化铝。沟道层102设置在缓冲层101上，且沟道层102例如为氮化镓。势垒层103设置沟道层102上，且势垒层103例如为氮化铝镓。在AlGaN/GaN界面产生高密度的二维电子气。沟道层102设置有氮化镓层127，且为P型氮化镓层。其中，氮化镓层127的厚度例如为40-100nm。
请参阅图31至图32所示，在本实施例中，在形成氮化镓层127后，蚀刻氮化镓层127，形成第一氮化镓结构1273和第二氮化镓结构1274。其中，第一氮化镓结构1273位于栅极109下方，第二氮化镓层127结构位于栅极109和漏极之间，且靠近漏极。在形成第一氮化镓结构1273和第二氮化镓结构1274后，在势垒层103、第一氮化镓结构1273和第二氮化镓结构1274上依次沉积一层氮化硅及一层氧化硅，分别形成第一钝化层1301和第二钝化层1302。两侧钝化层的设置可降低势垒层103表面缺陷对半导体器件可靠性的影响。位于第一氮化镓结构1273和第二氮化镓结构1274上的钝化层厚度，等于位于势垒层103上的钝化层厚度。因而钝化层上形成两个凸部，例如包括位于第一氮化镓结构1273上的第一凸部135，以及位于第二氮化镓结构1274上的第二凸部136。
请参阅图33至图34所示，在形成钝化层后，在第一氮化镓结构1273相对于第二氮化镓结构1274的一侧，形成源极开孔1044，在第二氮化镓结构1274相对于第一氮化镓结构1273的一侧，形成漏极开孔1045。且源极开孔1044与第一氮化镓结构1273之间的距离大于第二漏极开孔1045与第二氮化镓结构1274之间的距离。且在蚀刻源极开孔1044和漏极开孔1045时，蚀刻掉钝化层和预设厚度的势垒层103。在源极开孔1044和漏极开孔1045的底部，仅保留3-5nm的势垒层103，以降低欧姆接触电阻。在形成源极开孔1044和漏极开孔1045时，同时在第二氮化镓结构1274的上方，即第二凸部136上，形成与第二氮化镓结构1274接触的接触开孔1046。且接触开孔1046的底部与第二氮化镓结构1274接触。在源极开孔1044、漏极开孔1045以及接触开孔1046内沉积Ti/Al/Ti/TiN金属层，形成源极107、漏极108和接触电极1083。源极107位于源极开孔1044内，且向源极开孔1044两侧延伸。漏极108位于漏极开孔1045内，且向漏极开孔1045两侧延伸。接触电极1083位于接触开孔1046内，且向接触开孔1046两侧延伸。且接触电极1083与漏极连接，进而第二氮化镓结构1274通过接触电极1083与漏极108连接。
请参阅图32至图36所示，在形成源极107、漏极108和接触电极1083后，在第一氮化镓结构1273上方，形成栅极开孔1041。在蚀刻栅极开孔1041时，蚀刻掉第一氮化镓结构1273上方的钝化层，使栅极开孔1041与第一氮化镓结构1273接触。并在栅极开孔1041内沉积TiN/Ti/Al金属层，形成栅极109，且栅极109填满栅极开孔1041，且向着栅极开孔1041的两侧延伸，并延伸出第一凸部135。
请参阅图38至图40，并结合图18至图23所示，在本发明一实施例中，可使用多层不同电极材料，并在电极上形成金属极垫，使得电极具有低的接触电阻、平坦的表面以及良好的热稳定性。在本实施例中，衬底100，衬底100上依次设置的缓冲层101、沟道层102、势垒层103、栅介质层110，蚀刻势垒层103和栅介质层110形成的隔离槽118，以及钝化层119。在本实施例中，源极107和漏极108位于台面结构的两侧，且分别连接于沟道层102。栅极109位于源极107和漏极108之间，且靠近源极107，且栅极109连接于栅介质层110。且本实施例中的源极107、漏极108和栅极109与钝化层119等高设置。
请参阅图38至图39所示，在本实施例中，源极107和漏极108的材料为Ti/Al/Ti/TiN，栅极109的材料为TiN。即源极107和漏极108的包括与沟道层102和势垒层103接触的第一钛金属层1072，位于第一钛金属层1072上的铝金属层1073，位于铝金属层1073上的第二钛金属层1074，位于第一钛金属层1072上的氮化钛层1075。其中，在退火过程中，位于沟道层102和势垒层103上的钛金属，与氮化铝镓向外扩散的氮原子反应形成氮化钛(TiN)，TiN的化学性质稳定，可以阻止比它功函数大的上方金属扩散到AlGaN表面，同时AlGaN中留下的N空位起浅施主的作用，可提高了AlGaN的掺杂浓度，更易形成欧姆接触。铝金属层1073覆盖在第一钛金属层1072上，可以作为催化剂促进Ti与N原子的反应，铝金属层1073自身也能与N结合形成稳定的AlN化合物，并且能与Ti形成功函数低的合金。例如第一钛金属层1072、铝金属层1073和第二钛金属层1074之间可形成铝钛合金，例如为TiAl3。位于第二钛金属层1074上的氮化钛层1075可作为电极和电触头等导电材料，且氮化钛的厚度例如为20nm。
请参阅图38至图40所示，在本实施例中，在形成源极107、漏极108和栅极109后，在钝化层119上沉积一层材料为SiO2/Si3N4/SiO2的复合介质层120进行钝化。在形成复合介质层120后。使用电感耦合等离子体(ICP)或反应离子刻蚀(RIE)等设备，并采用物理轰击等离子体刻蚀等方法，在源极107、漏极108以及栅极109上形成多个窗口，且窗口穿过复合介质层120。其中，在蚀刻复合介质层120形成窗口时，因氮化钛层1075较薄，使用物理轰击等离子体刻蚀等方法可将氮化钛层1075完全去除，且可保证蚀刻形成的窗口形貌足够光滑。在形成窗口后，在窗口内，以及窗口两侧沉积金属，以形成金属极垫。且所述金属极垫包括位于源极107上方，且与源极107连接的第一金属垫121。位于漏极108上方，且与漏极108连接的第二金属垫122。位于栅极109上方，且与栅极109连接的第三金属垫123。金属极垫的材料需选用化学性质稳定的金属。且在本实施例中，金属极垫例如呈对称的“T”形。
请参阅图38至图40所示，本实施例中，在形成金属极垫时，将源极107和漏极108上的氮化钛蚀刻掉。可避免在形成TiAl3合金时，TiN没有参加合金的反应，因而在TiAl3合金与TiN之间存在一个边界，导致TiAl3与TiN之间具有较高的接触电阻，进而进一步降低了电极的接触电阻。且在电极上方形成金属极垫，可使得接触面积更大，具有平坦的表面及良好的热稳定性。
请参阅图41至图43所示，在本发明另一实施例中，还提供一种具有场板的半导体器件，可在不增加寄生电容的条件下，增加漏测区域承受的击穿电压。在本实施例中，半导体器件包括衬底100，位于衬底100上的外延结构，与外延结构连接的多个电极，以及设置在栅极109上的场板125。
请参阅图41所示，在本实施例中，衬底100上设置有缓冲层101，且缓冲层101的材料例如为氮化铝。在缓冲层101上设置有沟道层102，且沟道层102的材料例如为氮化镓。在沟道层102上设置有势垒层103，且势垒层103的材料例如为氮化铝镓。在势垒层103上设置有栅介质层110，且栅介质层110的材料例如为氮化硅。在其他实施例中，在势垒层103上还可以沉积一层氮化镓作为盖帽层。
请参阅图41至图43所示，在本实施例中，在形成栅介质层110后，可在栅介质层110上形成多个开口，且在蚀刻开口时，蚀刻掉栅介质层110和势垒层103，到达沟道层102。且为保证开口处的势垒层103蚀刻完全，可蚀刻掉部分沟道层102。并在开口内沉积层叠设置的金属，以形成源极107、漏极108和栅极109。例如可先在栅介质层110两侧分别形成源极开孔和漏极开孔，并在源极开孔和漏极开孔内沉积金属Ti/Al/Ni/Au，以形成源极107和漏极108。在形成源极107和漏极108后，将半导体器件在例如800-900℃，且充满N2的环境中快速热处理例如45-50s，且温度具体可以为例如870℃，快速热处理的具体时间可以为例如50s。之后再在源极107和漏极108之间采用电子束光刻或反应离子干刻蚀(RIE)的方法形成一个开口，并在开口内沉积金属Ni/Au，形成栅极109。在本实施例中，源极107、漏极108和栅极109与沟道层102接触。源极107、漏极108和栅极109高于栅介质层110，且等高设置。栅极109的顶部向开口两侧延伸，形成栅极109。
请参阅图41至图43所示，在本实施例中，在形成源极107、漏极108和栅极109后，在源极107和栅极109之间、漏极108和栅极109之间，以及栅极109顶部，形成介电层124。且例如可以在，使用等离子体增强化学气相沉积(PECVD)的方法，并在温度例如为250-300℃的条件下，在源极107和栅极109之间、漏极108和栅极109之间的栅介质层110上，以及栅极109顶部沉积一层氮化硅层，形成介电层124。在本实施例中，例如将源极107和栅极109之间、漏极108和源极107之间的介电层124定义为第一介电层1241，将栅极109上方的介电层124定义为第二介电层1242。则第一介电层1241与栅极109等高设置，第二介电层1242位于栅极109上方，并向栅极109两侧延伸，且覆盖部分第一介电层1241，以在形成的场板125与栅极109之间形成隔离结构。
请参阅图41至图43所示，在本实施例中，在形成介电层124后，在栅极109与漏极108之间形成凹槽126，并在凹槽126的一侧以及凹槽126的上方蒸镀金属Ni/Au，形成场板125。场板125例如呈“7”字形设置，且靠近栅极109。在本实施例中，为方便描述，将场板125区分为第一子场板1251和第二子场板1252，且沿半导体器件生长方向上场板125的例如定义为第一子场板1251，垂直于半导体器件的生长方向上的场板125例如定义为第二子场板1252。
请参阅图41至图43所示，在本实施例中，在形成介电层124后，在第二介电层1242靠近漏极108的一侧向着衬底100一侧蚀刻。且蚀刻掉第二介电层1242，第一介电层1241和预设定厚度的栅介质层110，以形成凹槽126。在本实施例中，凹槽126与栅极109之间还设置有预设宽度的栅介质层110、第一介电层1241和第二介电层1242，用于形成隔离结构。在形成凹槽126后，在凹槽126的一侧以及凹槽126上蒸镀金属，以形成场板125。第一子场板1251位于凹槽126远离隔离结构的一侧，且第一子场板1251的宽度为凹槽126宽度的例如1/2-3/5。在本实施例中，第一子场板1251的宽度为凹槽126宽度的例如1/2。第一子场板1251设置在半导体器件的生长方向上，且第一子场板1251的一端延伸入栅介质层110，另一端向着半导体器件生长的方向延伸，且高于第二介电层1242。第二子场板1252的一端与第一子场板1251的另一端连接，且第二子场板1252的另一端向着栅极109方向延伸，且终止于栅极109上方。具体的，第二子场板1252的另一端例如位于栅极109中心区域的上方。第二子场板1252垂直于第一子场板1251，且与第二介电层1242所在的平面平行。因第一子场板1251的一端高于第二介电层1242，所以第二子场板1252与第二介电层124具有预设距离。
请参阅图41至图43所示，在本实施例中，延伸到栅介质层110中的场板125由于距离二维电子气沟道较近，可更好地调节表面电场分布，并扩展耗尽区宽度。且呈“7”字形设置的空气桥嵌入式源极场板使得半导体器件支持更高的击穿电压。且具有空气桥嵌入式源极场板的半导体器件泄漏电流降低，且栅极109和漏极108之间寄生电容几乎没有增加，保持了高频特性。在空气桥嵌入式源极场板的帮助下，半导体器件可以具有高达数百伏的击穿电压，且具有在高频下工作的能力。
请参阅图44所示，在本发明一实施例中，可提供一种半导体器件，可提高击穿性能。在本实施例中，衬底100例如为硅衬底，且例如为非极性硅Si(111)制成。缓冲层101设置在衬底100上，且例如采用掺杂由碳的氮化镓制成，沟道层102设置在缓冲层101上，例如为非掺杂氮化镓层。势垒层103设置在沟道层102上，且例如为非掺杂氮化铝镓层。在形成势垒层103后，在势垒层103的边缘进行台面蚀刻。例如可使用BCl3气体的反应离子蚀刻(RIE)外延结构，以在半导体器件外侧形成隔离槽，实现相邻半导体器件之间的隔离。且在蚀刻形成隔离槽后，可使用异丙醇、丙酮以及超纯水清洗。
请参阅图44所示，在本实施例中，在形成隔离槽后，在势垒层103上以及隔离槽内沉积氮化硅(SiNx)，形成栅介质层110。且栅介质层110覆盖隔离槽。在形成栅介质层110后，在栅介质层110上沉积一层正硅酸乙酯(TEOS)，形成第一钝化层1301。其中，第一钝化层1301的厚度例如为8-12um，具体例如为9um、10um或11um。在形成第一钝化层1301后，在靠近隔离槽的两侧，蚀刻第一钝化层1301、栅介质层110以及部分厚度的势垒层103，形成源极开孔和漏极开孔。其中，源极开孔和漏极开孔深入势垒层103中，且开孔底部的势垒层103厚度例如为3-5nm。在源极开孔和漏极开孔内以及第一钝化层1301上采用溅射的方法淀积Ti/Al/Ti/TiN，然后通过干法刻蚀图形化，形成源极107和漏极108。且在本实施例中，源极107和漏极108分别向着源极开孔和漏极开孔的两侧延伸，形成截面呈“T”形的源极107和漏极108。在形成源极107和漏极108后，可在800-900℃氮气氛围下退火30-50s，以保证良好的欧姆接触。在退火后，在第一钝化层1301上，且靠近源极107的一侧形蚀刻第一钝化层1301，形成栅极开孔。且栅极开孔的底部与栅介质层110接触。在栅极开孔内淀积TiN/Ti/Al，然后通过干法刻蚀图形化，形成栅极109。在本实施例中，栅极109向着栅极开孔的两侧延伸，形成截面呈“T”形的栅极109。
请参阅图44所示，在本实施例中，在形成源极107、漏极108和栅极109后，在源极107、漏极108和栅极109上再沉积一层正硅酸乙酯(TEOS)，形成第二钝化层1302。其中，第二钝化层1302的厚度例如为2-6um，具体例如为3um或4um。第二钝化层1302覆盖源极107、漏极108和栅极109。在第二钝化层1302上，且位于源极107和漏极108上方，分别开设一开孔。在开孔内以及第二钝化层1302上沉积金属Ti/Al/Ti/TiN，形成于源极107连接的第一场板131和与漏极108连接的第二场板132。第一场板131位于源极107上的开孔内，并向着栅极109一侧延伸，且第一场板131在第一钝化层1301上的正投影覆盖栅极109。第二场板132位于漏极108上的开孔内，并向着栅极109一侧延伸，且与第一场板131具有预设距离。
请参阅图44所示，在本实施例中，在形成第一场板131和第二场板132后，在第一场板131和第二场板132上沉积氮化硅(SiNx)，形成第三钝化层1303，第三钝化层1303覆盖第一场板131和第二场板132。且第三钝化层1303的厚度例如为2-5um，具体例如为3um。在第三钝化层1303上，蚀刻有第一窗口133和第二窗口134。其中第一窗口133设置在源极107上方，且与第一场板131连通。第二窗口134设置在漏极108上方，且与第二场板132连通。在形成第三钝化层1303后，在温度例如为400-450℃，且位于N2/H2氛围中氛围进行合金退火处理。
请参阅图44所示，在本实施例中，在形成第三钝化层1303后，在第三钝化层1303上涂覆聚酰亚胺(polyimide)，形成保护层1304。其中，聚酰亚胺的相对介电常数为3.1～3.5，且击穿场强大于200KV/mm，拥有良好的机械性能，且粘附性好，耐腐蚀、耐高温、耐辐照，并具有更好的平坦化性能。同时采用氮化硅和聚酰亚胺形成的钝化层，可以在塑料封装期间承受填料引起的机械应力，防止钝化层开裂和金属变形。
请参阅图44所示，在本实施例中，可使用动态旋转涂布在第三钝化层1303上涂覆一层聚酰亚胺。在涂胶后，可对保护层1304进行曝光显影，形成图案化保护层1304。例如可选用紫外光、深紫外光或电子束，曝光除第一窗口133和第二窗口134上的聚酰亚胺，并采用油剂溶液溶解掉未被曝光的区域的聚酰亚胺，进而形成图案化的保护层1304。在本实施例中，保护层1304暴露第一窗口133和第二窗口134。在形成图案化的保护层1304后，对保护层1304进行后烘，以提高聚酰亚胺的粘附力。且烘烤的温度例如为50-800℃，烘烤的时间例如为30s-1h。在后烘后，对保护层1304进行固化处理，可提高保护层1304的表面致密度，避免或减少缺陷的产生。且固化的过程为加热固化处理，且加热固化的温度例如为100-150℃，时间例如为30-100s。固化后的保护层1304致密度高，钝化层表面的陷阱被保护层1304钝化，可避免场板在介质表面或体内存在较多的陷阱和电荷，在金属场板边缘产生局部高电场产生高能载流子引起雪崩效应，进而导致整个半导体器件击穿。
请参阅图45至图58所示，在本发明一实施例中，还提供一种半导体器件，可抑制泄露电流，改善半导体器件质量。具体的，请参阅图45至图49所示，在本实施例中，在硅衬底100上设置有氮化铝缓冲层101，在氮化铝缓冲层101上设置有氮化镓沟道层102，在沟道层102上设置有势垒层103，且势垒层103例如采用氮化铝镓制成。在势垒层103上沉积一层氮化镓层127，并蚀刻氮化镓层127，形成图案化的氮化镓层127。其中图案化的氮化镓结构例如为环状的氮化镓层127，以在环状的氮化镓层127之间形成漏极108。在形成图案化的氮化镓层127后，在氮化镓层127上沉积氮化硅层，形成第一钝化层1301。在第一钝化层1301上蚀刻源极开孔1043和漏极开孔1044，其中，源极开孔1043位于环状氮化镓层127的一侧，漏极开孔1044位于环状的氮化镓层127内。且在蚀刻源极开孔1043和漏极开孔1044时，蚀刻掉第一钝化层1301和势垒层103，使源极开孔1043和漏极开孔1044的底部与沟道层102接触。在源极开孔1043和漏极开孔1044内沉积Ti/Al/Ti/TiN金属层，形成源极107和漏极108，且漏极108位于环状的氮化镓层127的中心。
请参阅图49至图54所示，在本实施例中，在形成源极107和漏极108后，在源极107、漏极108以及第一钝化层1301上沉积氮化硅(SiN)，形成第一绝缘层1371。在氮化镓层127的上方，蚀刻第一绝缘层1371，以形成栅极109开孔。在蚀刻栅极109开孔时，蚀刻掉氮化镓层127上方的第一绝缘层1371和第一钝化层1301，使栅极109开孔与氮化镓层127接触。在栅极109开孔内沉积TiN/Ti/Al金属层，形成栅极109。栅极109填满栅极109开孔，且向环形氮化镓的外侧延伸，并覆盖部分第一绝缘层1371。在形成栅极109后，在栅极109以及第一绝缘层1371上方沉积氧化硅(SiO2)，形成第二绝缘层1372。在第二绝缘层1372上沉积氮化钛(TiN)，形成第一场板1381，且第一场板1381覆盖部分栅极109，且第一场板1381覆盖除氮化镓上的栅极109部分。
请参阅图55至图57所示，在本实施例中，在形成第一场板1381后，在第一场板1381上以及第二绝缘层1372上沉积氧化硅(SiO2)，并对氧化硅层进行化学机械抛光(CMP)，形成平坦的第三绝缘层1373。在漏极108和源极107上方，蚀刻一穿过第三绝缘层1373、第二绝缘层1372和第一绝缘层1371的开孔，并在开孔内沉积金属钨，形成漏极导电插塞1391和源极导电插塞1392。并在漏极导电插塞1391、源极导电插塞1392以及漏极导电插塞1391和源极导电插塞1392之间的第三绝缘层1373上沉积金属铝，形成第二场板。且第二场板包括与漏极导电插塞1391连接的第一子场板1383，与源极导电插塞1392连接的第二子场板1384，以及设置在第一子场板1383和第二子场板1384之间的第三子场板1385，且第三子场板1385覆盖源极107和漏极108之间的第一场板1381。
请参阅图57至图58所示，在本实施例中，在形成第二场板后，在第二场板和第三绝缘层1373上沉积一层氮化硅(SiNx)，以形成第二钝化层1302。并在第二子场板1384和第三子场板1385上方，蚀刻一穿过第二钝化层1302的开孔，并在开孔内沉积金属钨，以形成与第二子场板1384连接的第一导电插塞1394，与第三子场板1385连接的第二导电插塞1395。并在第二钝化层1302上沉积金属铝，形成第三场板。且第三场板包括第四子场板1386和第五子场板1387，其中，第四子场板1386位于第一导电插塞1394上，且连接于第一导电插塞1394，第五子场板1387位于第二导电插塞1395上，且连接于第二导电插塞1395。最后，在第一导电插塞1394和第二导电插塞1395以及第二钝化层1302上沉积一层聚酰亚胺(polyimide)，形成保护层1303。
请参阅图59至图64所示，在本申请一实施例中，本公开提供一种半导体器件及其制造方法，所述半导体器件为单片集成的半导体器件，所述半导体器件包括第一器件和第二器件。其中，所述第一器件为P型场效应晶体管，所述第二器件为N型场效应晶体管。所述第一器件包括外延结构以及其上形成的第一源极1071，第一漏极1081，第一源极1071和第一漏极1081上的氧化层106，以及氧化层106上的第一栅极1091。所述第二器件包括外延结构以及其上形成的第二源极1072、第二漏极1082，以及第二栅极1092。其中，在本实施例中，外延结构包括衬底100、缓冲层101、沟道层102、势垒层103以及多个氮化镓层。其中，缓冲层101层形成于衬底100上，沟道层102形成于缓冲层101上，势垒层103形成于沟道层102上。在本实施例中，例如包括3层氮化镓层。
请参阅图59所示，在本实施例中，衬底100例如为硅衬底。在衬底100上溅射一层氮化铝薄膜，以形成缓冲层101。在形成氮化铝层后，可对形成的缓冲层101进行高温退火处理，以提高缓冲层101的质量。缓冲层101设置在衬底100与沟道层102之间，可防止衬底100中的硅与沟道层102中的镓反应。
请再参阅图59所示，在本实施例中，沟道层102为氮化镓层，可通过化学气相沉积法或者金属有机物化学气相沉积法在缓冲层101上生长氮化镓。首先，在生长氮化镓设备的反应室中，向反应室通入例如氦气、氩气、氮气和氢气的一种或多种，然后将反应室的温度升高至预设温度，其中，预设温度为氮化镓层的生长温度，在此条件下生长预设厚度的氮化镓层，即沟道层102。
请再参阅图59所示，在本实施例中，所述外延结构提供了空穴载流子的来源，这些载流子来自于顶部非故意掺杂的氮化镓，在氮化铝镓异质结构界面极化诱导的二维空穴气。例如可采用低温化学气相沉积法例如等离子增强化学气相沉积法(PECVD)，在沟道层102上形成势垒层103。在势垒层103上依次形成第一氮化镓层141、第二氮化镓层142和第三氮化镓层143。其中，第一氮化镓层141为非故意掺杂的氮化镓层，用于分离P型氮化镓层和势垒层，可增加空穴的迁移率，且第一氮化镓层141的厚度可以为例如15-25nm，具体例如为20nm。第二氮化镓层142为掺杂的P型氮化镓层。第三氮化镓层143为重掺杂P型氮化镓层，可与顶部的电极形成良好的欧姆接触。在本实施例中，P掺杂的掺杂源为镁(Mg)，镁作为受主掺杂具有较高的激活能，因此在P型氮化镓材料中具有较低的空穴迁移率。其中，第二氮化镓层142中镁离子的掺杂浓度例如为1e19cm-3-2e19cm-3，第三氮化镓层143中镁离子的掺杂浓度例如为5e19cm-3-6e19cm-3。氮化镓和氮化铝镓异质结构可产生二维空穴气，在本实施例中，在势垒层103中，且靠近沟道层102的位置产生负极性的二维电子气层，同时在第一氮化镓层141中，且靠近沟道层102的位置产生正极性的二维电子气层。
请参阅图60所示，在本实施例中，在形成外延结构后，在外延结构的一侧，采用电子束蒸法在所述外延结构上沉积金属Ni/Au/Ni，形成第一源极1071和第一漏极1081。具体的，第一源极1071与第一漏极1081设置在第三氮化镓层143上，且第一源极1071与第一漏极1081之间具有一定的预设距离，形成凹部144。且第一源极1071和第一漏极1081包括多层金属层，在本实施例中，第一源极1071和第一漏极1081例如包括依次设置的第一金属层、第二金属层和第三金属层，且第一金属层例如为Ni金属层，第二金属层例如为Au金属层，第三金属层为Ni金属层。
请参阅图61所示，在本实施例中，在形成第一源极1071和第一漏极1081后，可采用电感耦合等离子体(ICP)或反应离子刻蚀(RIE)等蚀刻技术，将凹部144底部的P型氮化镓层移除。具体的，移除的P型氮化镓层包括凹部144底部的第三氮化镓层143和第二氮化镓层142，此时，凹部144的底部停留在第一氮化镓层141表面。
请参阅图62所示，在一些实施例中，采用氯气(Cl2)或氯化硼(BCl3)对所述外延结构进行台面刻蚀，在第一源极1071远离凹部144的一侧，以及第一漏极1081远离凹部144的一侧形成隔离槽146。隔离槽146可用于将相邻的半导体器件，且隔离槽146穿过电极、第三氮化镓层143、第二氮化镓层142、第一氮化镓层141、势垒层103以及部分沟道层102，且与缓冲层101具有一定的预设距离。
请参阅图63所示，在本实施例中，在形成隔离槽146后，例如采用原子层沉积技术(ALD)，在凹部144的底壁和侧壁，以及第一源极1071和第一漏极1081的上方，沉积氧化铝，形成氧化层106。并在氧化层106上沉积Ni/Au作为第一栅极1091，形成所述第一器件。且第一栅极1091覆盖部分氧化层106，包括凹部144的底壁和侧壁上的氧化层106，以及第一源极1071和第一漏极1081上方靠近凹部一侧的氧化层106，第一源极1071和第一漏极1081上方的远离凹部144的部分氧化层106未被覆盖。且第一栅极1091包括多层金属层，在本实施例中，例如包括镍金属层1101以及设置在Ni金属层1101上的Au金属层1102。
请参阅图64所示，在其他实施例中，可在形成第一器件时，同步形成第二器件，以形成单片集成的半导体器件。在本实施例中，第一器件和第二器件的外延结构相同，且第二器件与第一器件通过隔离槽146隔离。具体的，在制作第一器件，进行台面蚀刻时，可在形成第二器件的区域，对外延结构进行两次蚀刻。其中，在第一次蚀刻的过程中，在第二栅极1092***，并以第二栅极1092所在的位置为中心进行台面蚀刻。形成的台面结构145与第二栅极1092具第一预设距离H1，且第一次蚀刻时，蚀刻掉第二栅极1092外侧的第三氮化镓层143、第二氮化镓层142、第一氮化镓层141至势垒层103。在第一次蚀刻结束后，进行第二次蚀刻。第二次蚀刻以第一次蚀刻形成的台面结构145为中心，在第一次蚀刻形成的台面结构145两侧，且与第二栅极1092具第一预设距离H2(H2>H1)至所述隔离槽146的地方。再次向衬底一侧蚀刻，且蚀刻掉势垒层103至沟道层102，与第一次蚀刻形成的台面结构145形成台阶。且在本实施例中，在第一次蚀刻形成的台面结构145两侧分别形成台阶。在第二次蚀刻完成后，在第一次形成的台面结构145上，且位于台面结构145的中心位置沉积Ni/Au作为第二栅极1092。在两个对称的台阶分别沉积Ti/AL/Ni/Au，形成第二源极1072和第二漏极1082。在本实施例中，并不限制第二栅极1092、第二源极1072和第二漏极1082的形成顺序以及具体沉积过程。例如可在形成第一源极1071和第一漏极1081后，形成第二源极1072和第二漏极1082，在形成第一栅极1091后，形成第二栅极1092。
请参阅图65至图77所示，在本发明另一实施例中，还提供一种单片集成的半导体器件，所述半导体器件包括第一器件和第二器件，形成功率开关***。在本实施例中，第一器件例如为金属-氧化物半导体场效应晶体管(MOSFET)，为硅基控制器件，第二器件例如高电子迁移率晶体管(HEMT)，为功率器件。在本实施例中，当两个器件位于不同的衬底100上时，***的开关易受寄生电容的影响，本申请将硅基控制器件和氮化镓功率器件集成，可有效抑制结寄生现象。
请参阅图65所示，在本实施例中，首先提供硅衬底100，并对衬底100进行蚀刻，形成一凸台1003，凸台1003的两侧为高度低于凸台1003的平台。其中，凸台1003用于形成第一器件，例如定义为第一区域1001，凸台1003一侧的平台用于形成第二器件以及隔离结构，例如定义为第二区域1002。
请参阅图65所示，在本实施例中，在蚀刻完衬底100后，在衬底100上沉积一层隔离层147。其中，隔离层147的材料例如为氧化硅(SiO2)。其中，第一区域1001上的隔离层147厚度小于第二区域1002上隔离层147的厚度。在本实施例中，第一区域1001上的隔离层147厚度例如为18-30nm，具体例如为20nm，用于形成第一器件的栅介质层。第二区域1002上的隔离层147的高度大于第一区域1001上隔离层147的高度，且第二区域1002上隔离层147的厚度例如为1.0-1.5um，用于形成第一器件和第二器件之间的隔离结构。
请参阅图65至图66所示，在本实施例中，在形成隔离层147后，在隔离层147上沉积多晶硅层148，并在多经过层上沉积掩膜层149。掩膜层149的材料例如为氧化硅(SiO2)，且掩膜层149的厚度例如为1-1.8um，具体例如为1.5um。其中，多晶硅层148用于形成第一器件的栅极。隔离层147作为第二器件中外延生长的掩膜板。
请参阅图66至图69所示，在本实施例中，在形成多晶硅层148和掩膜层149后，在掩膜层149上沉积氮化硅(SiN3)形成保护层150，并以保护层150为掩膜，在第二区域1002形成凹部151，并在形成凹部151后，例如使用磷酸(H3PO4)移除保护层150。在本实施例中，在形成保护层150后，在第二区域1002的保护层150上，向衬底100一侧蚀刻，例如采用干法蚀刻的方式，依次蚀刻掉保护层150、掩膜层149、多晶硅层148、隔离层147和预设厚度的衬底100，形成凹部151。其中，形成的凹部151与凸台1003具有预设距离，以保留凹部151与凸台1003之间的隔离层147，凹部151与凸台1003之间的隔离层147可形成第一器件和第二器件之间的沟槽隔离结构。在形成凹部151后，可对蚀刻区域的表面进行光滑处理，以保证形成的第二器件的品质。
请参阅图70所示，在本实施例中，在形成凹部151后，以隔离层147为掩膜，在凹部151内依次形成沟道层102、势垒层103和第二器件的栅介质层152。例如采用金属有机化合物化学气相沉淀(MOCVD)的方法在凹部151内沉积一层氮化镓，形成沟道层102，且沟道层102与第二区域1002中衬底100的表面等高。在形成沟道层102后，例如使用MOCVD的方法在沟道层102表面沉积一层氮化铝镓，形成势垒层103，且势垒层103与隔离层147等高。在形成势垒层103后，在势垒层103上沉积一层氮化硅(SiN)作为第二器件的栅介质层152。其中，栅介质层152的厚度例如为20-30nm。在形成栅介质层152后，移除隔离层147。
请参阅图70至71所示，在本实施例中，在移除隔离层147后，蚀刻多晶硅层148，形成第一栅极1091。并对第一栅极1091两侧的衬底100进行掺杂，形成第一器件的源极区和漏极区156。其中，第一栅极1091设置凸台1003上，且位于远离第二器件的一侧。本实施例中的源极区设置在凸台1003内，且位于第一栅极1091相对于第二器件的一侧。本实施例提供的源极区包括P型轻掺区155、设置在P型轻掺区155上的P型重掺区153和N型重掺区154。P型重掺区153和N型重掺区154与凸台1003的界面齐平，且P型重掺区153和N型重掺区154的深度并排设置，N型重掺区154临近第一栅极1091，P型重掺区153位于N型重掺区154相对于第一栅极1091的一侧。P型轻掺区155的掺杂深度大于P型重掺区153和N型重掺区154的掺杂深度，且P型轻掺区155包覆P型重掺区153和N型重掺区154。P型轻掺区155水平延伸至第一栅极1091下方，且与第一栅极1091部分交迭。本实施例提供的漏极区156包括N型重掺区，漏极区156设置在第一栅极1091和第二器件之间，且漏极区156的与第一栅极1091具有预设距离。且漏极区156的掺杂深度大于源极区中P型重掺区153和N型重掺区154的掺杂深度，且小于源极区中P型轻掺区155的掺杂深度。在本实施例中，P型掺杂源例如为硼离子或氟化硼离子(BF2)，N型掺杂源例如为磷离子。
请参阅图71所示，在本实施例中，在形成第一栅极1091、源极区和漏极区156后，在第一栅极1091、隔离层147以及第一器件和第二器件之间的隔离结构上形成钝化层157。例如可以使用等离子体增强化学气相沉积法(PECVD)的方法沉积一层氧化硅(SiO2)，以形成钝化层157。在一些实施例中，在形成钝化层157后，可以进行退火，激活掺杂物。
请参阅图71至图73所示，在本实施例中，形成钝化层157后，在第二区域1002靠近第一器件的一侧和远离第一器件的一侧，分别形成一开孔158。例如蚀刻掉需要开孔158处的第二器件的栅介质层152和势垒层103，使开孔158与沟道层102接触。在形成开孔158后，在两个开孔158内沉积金属Ti/Al/Ni/Au，形成第二器件的第二源极1072和第二漏极1082。其中，靠近第一器件的例如为第二器件的第二源极1072，远离第一器件的为第二器件的第二漏极1082。
请参阅图74至图75所示，在本实施例中，在形成第二源极1072和第二漏极1082后，在钝化层157上，且位于第一栅极1091的两侧，分别开设一连通源极区和漏极区156的开孔159，开孔159穿透钝化层157和隔离层147。在开孔159内沉积金属铝，形成第一源极1071和第一漏极1081。其中，第一源极1071和源极区接触，第一漏极1081与漏极区接触。
请参阅图76至图77所示，在本实施例中，在形成第一源极1071和第一漏极1081后，在栅介质层152上沉积金属Ni/Au，形成第二栅极1092。其中第二栅极1092靠近第二器件的漏极一侧。即完成第一器件和第二器件的制作。且在第一器件和第二器件制作完成后，可在第一器件和第二器件上形成至少一层金属层，以连接第一器件和第二器件，形成如图77所示的功率开关***。其中并不限制金属层的数量，可按照图77所示电性连接第一器件和第二器件即可。
请参阅图78至图88所示，在本发明另一实施例中，还提供一种单片集成的半导体器件，所述半导体器件包括第一器件和第二器件，形成半桥电路。其中，第一器件和第二器件为高电子迁移率晶体管(HEMT)，且一个高电子迁移率晶体管接高电平，另一个高电子迁移率晶体管接低电平。本实施例提供的半导体器件可防止半桥电路在工作时，出现背栅效应，并抑制了寄生电感的产生。
请参阅图81所示，在本实施例中，提供一衬底，且衬底包括极性不同的硅层，以及设置在硅层内的埋层160。具体的衬底包括第一硅层1004，设置在第一硅层1004上的埋层160，以及设置在埋层160上的第二硅层1005。其中，第一硅层1004为极性硅Si(100)，且第一硅层1004的厚度例如为1-1.1mm，具体例如为1mm。埋层160设置在第一硅层1004上，且埋层160的材料例如为氧化硅(SiO2)，埋层160的厚度例如为1-1.1um，具体例如为1um。第二硅层1005设置在埋层160上，且第二硅层1005为非极性硅Si(111)，且第二硅层1005的厚度例如为1.5-1.6um，具体例如为1.5um。在形成衬底后，可对衬底进行清洗。
请参阅图81所示，在本实施例中，缓冲层161设置在氮化镓上，且缓冲层161的材料例如为氮化镓，且缓冲层161的厚度例如为4000-4500nm，具体例如为4200nm。沟道层102设置在缓冲层161上，且沟道层102的材料例如为氮化镓。沟道层102的厚度例如为400-450nm，具体例如为420nm。在沟道层102上设置有势垒层103，且势垒层103的材料例如氮化铝镓。势垒层103的厚度例如为20-25nm，具体例如为24.7nm。在势垒层103上，还可以设置有盖帽层162，且盖帽层162的材料例如为氮化镓。盖帽层162的厚度例如为3-5nm，具体例如为3.2nm。
请参阅图82所示，在本实施例中，在形成盖帽层162后，在外延层上蚀刻隔离槽163。隔离槽163延伸入衬底中，且穿过第二硅层1005以及部分埋层160，以将第一器件和第二器件隔离。例如可利用Cl2或BCl3，并采用电感耦合等离子体(ICP)蚀刻盖帽层162、势垒层103、沟道层102、缓冲层161、第二硅层1005以及预设厚度的埋层160，并停止在埋层160中，进而形成隔离槽163。在本实施例中，隔离槽163设置在第一器件和第二器件之间，且隔离槽163延伸至衬底内的埋层160中，可有效隔离第一器件与第二器件的衬底，防止背栅效应，并抑制寄生电感的产生。
请参阅图83至图84所示，在本实施例中，在形成隔离槽163后，在隔离槽163的两侧蚀刻分别形成一栅极开孔。在后续步骤中，在栅极开孔内沉积金属，形成栅极。在本实施例中，可采用干法蚀刻栅极位置的盖帽层162以及预设厚度的势垒层103，以形成栅极开孔。栅极底部可保留2-3nm厚度的势垒层103，以形成增强型器件。在本实施例中，栅极开孔例如包括位于隔离槽163一侧的第一栅极开孔165和位于隔离槽163另一侧的第二栅极开孔164。且隔离槽163一侧的第一栅极开孔165远离隔离槽163，隔离槽163另一侧的第二栅极开孔164靠近隔离槽163。在形成栅极开孔后，在隔离槽163、栅极开孔以及盖帽层162上形成钝化层166。且例如可采用低压化学气相沉积(LPCVD)的方法，在隔离槽163以及盖帽层162沉积一层氮化硅(Si3N4)形成钝化层166。
请参阅图85至图86所示，在本实施例中，在形成钝化层166后，在钝化层166上沉积硅酸四乙酯(PETEOS)作为保护层167。保护层167填满栅极开孔，且平铺在钝化层166上。在形成保护层167后，在隔离槽163的两侧，且位于栅极开孔两侧，采用反应离子刻蚀(RIE)和电感耦合等离子体(ICP)刻蚀分别形成一源极开孔和一漏极开孔。例如在隔离槽163的一侧，且位于第一栅极开孔165的两侧，分别形成第一源极开孔168和第一漏极开孔169。第一源极开孔168位于第一栅极开孔165远离隔离槽163的一侧，第一漏极开孔169位于第一栅极开孔165和隔离槽163之间，且第一源极开孔168和第一栅极开孔165的距离远小于第一漏极开孔169和第一栅极开孔165的距离。在隔离槽163的另一侧，且位于第二栅极开孔164的两侧，分别形成第二源极开孔170和第二漏极开孔171。第二漏极开孔171位于第二栅极开孔164远离隔离槽163的一侧，第二源极开孔170位于第二栅极开孔164和隔离槽163之间，且第二源极开孔170和第二栅极开孔164的距离远小于第二漏极开孔171和第二栅极开孔164的距离。
请参阅图86至图88所示，在本实施例中，在形成电极开孔后，在源极开孔和漏极开孔内磁控溅射Ti/Al/Ti/TiN多层金属，并进行源漏图形化剥离，并进行快速热退火。在第一源极开孔168内以及第一源极开孔168上方沉积金属形成第一源极1071，在第一漏极开孔169内以及第一漏极开孔169上方沉积金属形成第一漏极1081，在第二源极开孔170内以及第二源极开孔170上方沉积金属形成第二源极1072，在第二漏极开孔171内以及第二漏极开孔171上方沉积金属形成第二漏极1082。在形成源极和漏极后，例如采用反应离子刻蚀(RIE)掉第一栅极开孔165和第二栅极开孔164内的保护层167，并在第一栅极开孔165和第二栅极开孔164内磁控溅射TiN/Ti/Al多层金属，然后进行栅图形化剥离，形成第一栅极1091和第二栅极1092，进而形成第一器件和第二器件。在本实施例中，第一源极1071、第一栅极1091、第一漏极1081、第二源极1072、第二栅极1092和第二漏极1082高出其所在的开孔，并向开孔两侧延伸，形成T形结构的电极。使用钝化层166和呈T形设置的电极可进一步提高增强型GaN HEMT器件的耐压，实现性能良好的半桥电路单片集成。
请参阅图89所示，在其他实施例中，为避免集成器件的衬底偏置效应，除在衬底内设置氧化物埋层外。本申请还可以提供一种具有超晶格缓冲层的外延结构，以避免集成器件的衬底偏置效应，且具有超晶格结构1013的缓冲层101能够降低导通电阻和抑制电流崩塌，以减少阻力，优化高质量缓冲层，增加击穿电压。
具体的，请参阅图89所示，在本实施例中，衬底100例如为硅衬底，缓冲层101设置在衬底100上，且缓冲层101包括氮化铝层1011，设置在氮化铝层1011上的氮化铝镓层1012，以及设置在氮化铝镓层1012上的超晶格结构1013。其中，氮化铝层1011的厚度例如为100-120nm，具体例如为110nm、115nm或120nm。氮化铝镓层1012设置在氮化铝层1011上，且氮化铝镓层1012的厚度例如为250-320nm，具体例如为300nm。超晶格结构1013设置在氮化铝镓层1012上，且超晶格结构1013例如为重复性层叠设置的氮化铝层和氮化镓层。超晶格结构1013的厚度例如为2400-2600nm，具体例如为2500nm。本实施例并不限制超晶格结构1013内氮化铝层和氮化镓层的厚度，可根据工艺，使得超晶格结构1013内的氮化铝层和氮化镓层厚度较小。在超晶格结构1013上，设置有沟道层102。在本实施例中，沟道层102例如为1.2-1.8um的氮化镓层，沟道层102的具体厚度例如为1.5um。在沟道层102上，设置有势垒层103，在本实施例中，势垒层103的厚度例如为20-30nm，具体例如为25nm。可本实施例提供的外延结构形成多个电极，以形成半导体器件。本实施例提供的外延结构使用本申请中所述半导体器件，该外延结构中的具有超晶格结构1013的缓冲层，具有垂直隔离的效果，可优化半导体器件的性能。具有超晶格结构1013的缓冲层即可以提高电压阻挡能力，垂直隔离也显著降低了衬底偏置效应。此外，在较高正极衬底偏置电压下垂直衬底泄漏电流被很好的抑制。
请参阅图1至图89所示，本发明中提供的外延结构以及外延结构形成的半导体器件可应用于各种半导体结构、电子原件或电子装置中，例如开关元件、功率元件、射频元件、发光二极管、微型发光二极管、显示面板、手机、手表、笔记本电脑、投载式装置、充电装置、充电桩、虚拟现实(VR)装置、扩充现实(AR)装置、可携式电子装置、游戏机或其他电子装置。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种半导体器件，其特征在于，其至少包括：
衬底；
沟道层，设置在所述衬底上；
势垒层，设置在所述沟道层上；
漏极，设置在所述势垒层上，且与所述沟道层接触；
源极，设置在所述势垒层上，且与所述沟道层接触；
栅极，设置在所述势垒层上，且位于所述源极和所述漏极之间；以及
钝化层，设置在所述势垒层上，且位于所述栅极与所述势垒层之间；
氧化层，设置在所述钝化层上，且位于所述栅极与所述钝化层之间。
2.根据权利要求1所述的半导体器件，其特征在于，所述钝化层的材料为氮化铝。
3.根据权利要求1所述的半导体器件，其特征在于，所述氧化层的材料为氧化铝。
4.根据权利要求1所述的半导体器件，其特征在于，所述栅极延伸入所述势垒层中，且与所述势垒层底部具有预设距离。
5.根据权利要求1所述的半导体器件，其特征在于，所述势垒层为3-6um的氮化镓层20-30nm的氮化铝镓层。
6.根据权利要求1所述的半导体器件，其特征在于，所述势垒层的材料为Al0.23Ga0.77N。
7.根据权利要求1所述的半导体器件，其特征在于，所述栅极包括：
钛金属层；
铝金属层，设置在所述钛金属层上；
镍金属层，设置在所述铝金属层上；以及
金金属层，设置在所述镍金属层上。
8.根据权利要求1所述的半导体器件，其特征在于，所述栅极与所述源极的距离为2-3um。
9.根据权利要求1所述的半导体器件，其特征在于，所述栅极与所述漏极的距离为14-15um。
10.一种电子设备，其特征在于，包括权利要求1所述的半导体器件。
CN202122963183.5U 2020-12-01 2021-11-26 一种半导体器件及其应用 Active CN216354230U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202011399727 2020-12-01
CN2020113997273 2020-12-01

Publications (1)

Publication Number Publication Date
CN216354230U true CN216354230U (zh) 2022-04-19

Family

ID=79016197

Family Applications (5)

Application Number Title Priority Date Filing Date
CN202122963183.5U Active CN216354230U (zh) 2020-12-01 2021-11-26 一种半导体器件及其应用
CN202111423731.3A Active CN113990949B (zh) 2020-12-01 2021-11-26 一种半导体器件及其应用与制造方法
CN202111423723.9A Pending CN113990948A (zh) 2020-12-01 2021-11-26 一种半导体器件及其应用与制造方法
CN202111424557.4A Pending CN113889531A (zh) 2020-12-01 2021-11-26 一种半导体器件及其应用与制造方法
CN202111423735.1A Pending CN113990950A (zh) 2020-12-01 2021-11-26 一种半导体器件及其应用与制造方法

Family Applications After (4)

Application Number Title Priority Date Filing Date
CN202111423731.3A Active CN113990949B (zh) 2020-12-01 2021-11-26 一种半导体器件及其应用与制造方法
CN202111423723.9A Pending CN113990948A (zh) 2020-12-01 2021-11-26 一种半导体器件及其应用与制造方法
CN202111424557.4A Pending CN113889531A (zh) 2020-12-01 2021-11-26 一种半导体器件及其应用与制造方法
CN202111423735.1A Pending CN113990950A (zh) 2020-12-01 2021-11-26 一种半导体器件及其应用与制造方法

Country Status (2)

Country Link
CN (5) CN216354230U (zh)
WO (1) WO2022116915A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115001470A (zh) * 2022-06-02 2022-09-02 深圳市泰高技术有限公司 射频开关芯片、射频开关及电子设备

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023178684A1 (zh) * 2022-03-25 2023-09-28 华为技术有限公司 氮化镓场效应晶体管的结构和制备方法
CN116344595A (zh) * 2023-03-03 2023-06-27 天狼芯半导体(成都)有限公司 氮化镓半导体器件及氮化镓半导体器件的制备方法
CN118099209A (zh) * 2024-04-28 2024-05-28 英诺赛科(苏州)半导体有限公司 一种GaN功率器件及其制备方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7573078B2 (en) * 2004-05-11 2009-08-11 Cree, Inc. Wide bandgap transistors with multiple field plates
JP2006173571A (ja) * 2004-12-14 2006-06-29 Korea Electronics Telecommun 半導体素子のトランジスタ及びその製造方法
US7985986B2 (en) * 2008-07-31 2011-07-26 Cree, Inc. Normally-off semiconductor devices
JP5457046B2 (ja) * 2009-02-13 2014-04-02 パナソニック株式会社 半導体装置
KR101813174B1 (ko) * 2010-10-04 2017-12-29 삼성전자주식회사 게이트로 둘러싸인 드레인을 갖는 고 전자 이동도 트랜지스터
JP5685918B2 (ja) * 2010-12-10 2015-03-18 富士通株式会社 半導体装置の製造方法
JP6119215B2 (ja) * 2012-12-03 2017-04-26 日亜化学工業株式会社 電界効果トランジスタ
KR20140099684A (ko) * 2013-02-04 2014-08-13 엘지이노텍 주식회사 전력 반도체 소자
US9054027B2 (en) * 2013-05-03 2015-06-09 Texas Instruments Incorporated III-nitride device and method having a gate isolating structure
CN103500763B (zh) * 2013-10-15 2017-03-15 苏州晶湛半导体有限公司 Ⅲ族氮化物半导体器件及其制造方法
JP2015122361A (ja) * 2013-12-20 2015-07-02 株式会社東芝 電界効果トランジスタ
JP6189235B2 (ja) * 2014-03-14 2017-08-30 株式会社東芝 半導体装置
US9793370B2 (en) * 2014-05-30 2017-10-17 Delta Electronics, Inc. Transistor with oxidized cap layer
CN104009077A (zh) * 2014-06-04 2014-08-27 苏州能讯高能半导体有限公司 异质结结构及其制备方法、异质结场效应管及其制备方法
JP6401053B2 (ja) * 2014-12-26 2018-10-03 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US9865725B2 (en) * 2015-04-14 2018-01-09 Hrl Laboratories, Llc III-nitride transistor with trench gate
WO2017000906A1 (en) * 2015-07-01 2017-01-05 The Hong Kong University Of Science And Technology Enhancement-mode double-channel high electron mobility transistor
JP6659283B2 (ja) * 2015-09-14 2020-03-04 株式会社東芝 半導体装置
CN106876443A (zh) * 2017-03-03 2017-06-20 上海新傲科技股份有限公司 高击穿电压的氮化镓高电子迁移率晶体管及其形成方法
CN107240605A (zh) * 2017-06-23 2017-10-10 北京华进创威电子有限公司 一种GaN MIS沟道HEMT器件及制备方法
CN107644833B (zh) * 2017-09-22 2019-12-03 叶顺闵 一种有效提升高频性能的氮化镓器件制作流程
CN109103249A (zh) * 2018-04-04 2018-12-28 北京大学 一种优化平面布局和结构的大电流氮化镓高电子迁移率晶体管
JP7065329B2 (ja) * 2018-09-27 2022-05-12 パナソニックＩｐマネジメント株式会社 窒化物半導体装置及びその製造方法
JP7175804B2 (ja) * 2019-03-14 2022-11-21 株式会社東芝 半導体装置及びその製造方法
CN110047910B (zh) * 2019-03-27 2020-07-31 东南大学 一种高耐压能力的异质结半导体器件
CN110504317A (zh) * 2019-08-29 2019-11-26 广东省半导体产业技术研究院 栅极结构和栅极结构制作方法
CN110828565B (zh) * 2019-10-30 2022-03-15 杭州电子科技大学 一种具有p型埋层的双沟道高耐压氮化镓场效应晶体管
CN211858658U (zh) * 2020-02-27 2020-11-03 常熟理工学院 一种具有高可靠性的氮化镓功率器件
CN111524972B (zh) * 2020-04-29 2021-05-25 重庆大学 晶体管及其制备方法
CN111564490B (zh) * 2020-05-28 2022-07-01 西安电子科技大学芜湖研究院 一种P-GaN增强型HEMT器件及其制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115001470A (zh) * 2022-06-02 2022-09-02 深圳市泰高技术有限公司 射频开关芯片、射频开关及电子设备
CN115001470B (zh) * 2022-06-02 2023-07-21 深圳市泰高技术有限公司 射频开关芯片、射频开关及电子设备

Also Published As

Publication number Publication date
WO2022116915A1 (zh) 2022-06-09
CN113990949B (zh) 2023-02-17
CN113889531A (zh) 2022-01-04
CN113990949A (zh) 2022-01-28
CN113990950A (zh) 2022-01-28
CN113990948A (zh) 2022-01-28

Similar Documents

Publication Publication Date Title
CN216354230U (zh) 一种半导体器件及其应用
US20230047052A1 (en) Semiconductor device, method for manufacturing same, and use thereof
EP3520144B1 (en) Doped gate dielectric materials
JP4179539B2 (ja) 化合物半導体装置及びその製造方法
CN113169228A (zh) 包括垂直栅极模块的横向iii族氮化物器件
CN111463260B (zh) 垂直型高电子迁移率场效应晶体管及其制备方法
US10283632B2 (en) Nitride semiconductor device and manufacturing method thereof
US20080157121A1 (en) High speed high power nitride semiconductor device
TW200924068A (en) III-nitride devices with recessed gates
US9263545B2 (en) Method of manufacturing a high breakdown voltage III-nitride device
US10381469B2 (en) Semiconductor device and method of manufacturing the same
KR101256466B1 (ko) 질화물계 이종접합 반도체 소자 및 그 제조 방법
CN111900203A (zh) 一种GaN基高空穴迁移率晶体管及其制备方法
CN110429127B (zh) 一种氮化镓晶体管结构及其制备方法
US10283598B2 (en) III-V heterojunction field effect transistor
CN117438457B (zh) 凹槽栅型GaN基HEMT器件及其制备方法
JP2019114581A (ja) 化合物半導体装置及びその製造方法
CN112216741A (zh) 高电子迁移率晶体管的绝缘结构以及其制作方法
CN110875382A (zh) 半导体器件及其制造方法
US20210384360A1 (en) Enhancement-mode device and preparation method therefor
US20230103393A1 (en) Semiconductor Device and Manufacturing Method Thereof
CN111463259B (zh) 高电子迁移率场效应晶体管及其制备方法
JP5169515B2 (ja) 化合物半導体装置
KR102659766B1 (ko) 고전자이동도 트랜지스터 및 그 제조방법
US20240178281A1 (en) Semiconductor structure and manufacturing method thereof

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant