CN215577702U - 一种移位寄存器单元、栅极驱动电路及显示面板 - Google Patents
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Abstract
本实用新型涉及显示设备技术领域，公开了一种移位寄存器单元、栅极驱动电路及显示面板，该移位寄存器单元包括输入模块、上拉控制模块、至少一个降噪模块、输出模块；输入模块与输入信号端以及上拉节点连接；上拉控制模块与上拉重置端；每个降噪模块与上拉节点、第一负极性电压端、第二负极性电压端、第一输出信号端连接，输出模块与时钟信号端、第一输出信号端以及上拉节点连接。该移位寄存器单元由于在第一薄膜晶体管与第三薄膜晶体管和第四薄膜晶体管之间设置第二薄膜晶体管，降低了第三薄膜晶体管处源漏极的压差，能够防止第三薄膜晶体管失效后影响上拉节点处的电压，从而避免导致输出信号端处信号异常，从而使得显示面板正常显示。
Description
技术领域
本实用新型涉及显示设备技术领域，特别涉及一种移位寄存器单元、栅极驱动电路及显示面板。
背景技术
随着消费者对显示器画质效果要求的提高，常规的a-si薄膜晶体管的驱动能力已经难以实现高分辨率及高帧频的技术需求。氧化物薄膜晶体管以其高迁移率、低漏电的特点，正在逐步应用于显示面板中。
但高迁氧化物器件仍存在一些工艺及设计方面的难点问题，比如器件耐压能力较弱，在薄膜晶体管器件受到高压脉冲信号时，氧化物器件较a-si器件更容易发生异常，且薄膜晶体管的尺寸越小，温度越低时，越容易发生；
如图1所示为现有技术中的一种移位寄存器单元的结构示意图，利用氧化物薄膜晶体管移位寄存器单元时，在低温情况下，移位寄存器单元中的薄膜晶体管M01栅极受到突然增加的高电平脉冲信号以及源漏极通过的大电流影响，使得薄膜晶体管M01失去正常开关特性，容易失效，导致下拉节点PD处电压无法保持长高状态，从而导致上拉节点PU处信号拉高时受到薄膜晶体管M02的作用被强制下拉，使得上拉节点PU处信号异常，最终导致输出信号端OUTPUT以及OUT_C处信号异常，无法正常显示。
实用新型内容
本实用新型提供了一种移位寄存器单元、栅极驱动电路及显示面板，上述移位寄存器单元能够避免导致输出信号端OUTPUT以及OUT_C处信号异常，从而使得显示面板正常显示。
为达到上述目的，本实用新型提供以下技术方案：
一种移位寄存器单元，包括输入模块、上拉控制模块、至少一个降噪模块、输出模块；
所述输入模块与输入信号端以及上拉节点连接；
所述上拉控制模块与上拉重置端、上拉节点以及第一负极性电压端连接；
每个所述降噪模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、正极性电压端以及下拉节点；所述第一薄膜晶体管的栅极和源极与正极性电压端连接，所述第一薄膜晶体管的漏极与所述第二薄膜晶体管的源极连接；所述第二薄膜晶体管的漏极与下拉节点连接；所述第三薄膜晶体管的栅极与所述上拉节点连接，所述第三薄膜晶体管的源极与所述下拉节点连接，所述第三薄膜晶体管的漏极与第一负极性电压端连接；所述第四薄膜晶体管的源极与所述下拉节点连接，所述第四薄膜晶体管的栅极与所述输入信号端连接，所述第四薄膜晶体管的源极与所述下拉节点连接，所述第四薄膜晶体管的漏极与所述第一负极性电压端连接；所述第五薄膜晶体管的源极与所述上拉节点连接，所述第五薄膜晶体管的漏极与所述第一负极薄膜晶体管连接，所述第五薄膜晶体管的栅极与所述下拉节点以及所述第六薄膜晶体管的栅极连接；所述第六薄膜晶体管的源极与第一输出信号端连接，所述第六薄膜晶体管的漏极与第二负极性电压端连接；
所述输出模块与时钟信号端、第一输出信号端以及上拉节点连接。
本实用新型实施例提供的移位寄存器单元中，包括至少一个降噪模块，每个降噪模块中包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、正极性电压端以及下拉节点；由于在第一薄膜晶体管与第三薄膜晶体管和第四薄膜晶体管之间设置第二薄膜晶体管，在降噪模块工作时，通过此第二薄膜晶体管能够降低第三薄膜晶体管源极处下拉节点的信号电压，从而降低了第三薄膜晶体管处源漏极的压差，能够防止第三薄膜晶体管失效后影响上拉节点处的电压，从而避免导致输出信号端OUTPUT以及OUT_C处信号异常，从而使得显示面板正常显示。
可选地，所述第二薄膜晶体管的栅极与所述正极性电压端连接，或者，所述第二薄膜晶体管的栅极与所述第一薄膜晶体管的漏极连接。
可选地，包括两个降噪模块。
可选地，所述输入模块包括第七薄膜晶体管，所述第七薄膜晶体管的栅极和源极与所述输入信号端连接，所述第七薄膜晶体管的漏极与所述上拉节点连接。
可选地，所述上拉控制模块包括第八薄膜晶体管，所述第八薄膜晶体管的栅极与所述上拉重置端连接，所述第八薄膜晶体管的源极与所述上拉节点连接，所述第八薄膜晶体管的漏极与所述第一负极性电压端连接。
可选地，所述输出模块包括第九薄膜晶体管以及电容，所述电容的第一端与所述上拉节点连接，所述电容的第二端与所述第一输出信号端连接，所述第九薄膜晶体管的源极与所述时钟信号端连接，所述第九薄膜晶体管的栅极与所述电容的第一端连接，所述第九薄膜晶体管的漏极与所述电容的第二端连接。
可选地，每个所述降噪模块还包括第十薄膜晶体管，所述输出模块还包括第十一薄膜晶体管，所述第十薄膜晶体管的栅极与所述下拉节点连接，所述第十薄膜晶体管的源极与第二输出信号端连接，所述第十薄膜晶体管的漏极与所述第一负极性电压端连接，所述第十一薄膜晶体管的栅极与上拉节点连接，所述第十一薄膜晶体管的源极与所述时钟信号端连接，所述第十一薄膜晶体管的漏极与所述第二输出信号端。
可选地，还包括复位模块，所述复位模块包括第十二薄膜晶体管，所述第十二薄膜晶体管的栅极与复位信号端连接，所述第十二薄膜晶体管的源极与所述上拉节点连接，所述第二薄膜晶体管的漏极与所述第一负极性电压端连接。
本实用新型实施例还提供一种栅极驱动电路，包括至少两个级联的上述技术方案中提供的任意一种移位寄存器单元。
本实用新型还提供一种显示面板，包括上述技术方案中提供的任意一种栅极驱动电路。
附图说明
图1为现有技术中提供的一种移位寄存器单元的结构示意图；
图2为本实用新型实施例提供的一种移位寄存器单元的结构示意图；
图3为本实用新型实施例提供的另一种移位寄存器单元的结构示意图；
图4为本实用新型实施例提供的一种移位寄存器单元的部分节点的时序图。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
请参考图2，本实用新型提供一种移位寄存器单元，包括输入模块、上拉控制模块、至少一个降噪模块、输出模块；
输入模块与输入信号端INPUT以及上拉节点PU连接；
上拉控制模块与上拉重置端RST_PU、上拉节点PU以及第一负极性电压端LVSS连接；
每个降噪模块包括第一薄膜晶体管M1、第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6、正极性电压端VDD以及下拉节点PD；第一薄膜晶体管M1的栅极和源极与正极性电压端VDD连接，第一薄膜晶体管M1的漏极与第二薄膜晶体管M2的源极连接；第二薄膜晶体管M2的漏极与下拉节点PD连接；第三薄膜晶体管M3的栅极与上拉节点PU连接，第三薄膜晶体管M3的源极与下拉节点PD连接，第三薄膜晶体管M3的漏极与第一负极性电压端LVSS连接；第四薄膜晶体管M4的源极与下拉节点PD连接，第四薄膜晶体管M4的栅极与输入信号端INPUT连接，第四薄膜晶体管M4的源极与下拉节点PD连接，第四薄膜晶体管M4的漏极与第一负极性电压端LVSS连接；第五薄膜晶体管M5的源极与上拉节点PU连接，第五薄膜晶体管M5的漏极与第一负极薄膜晶体管连接，第五薄膜晶体管M5的栅极与下拉节点PD以及第六薄膜晶体管M6的栅极连接；第六薄膜晶体管M6的源极与第一输出信号端OUTPUT连接，第六薄膜晶体管M6的漏极与第二负极性电压端VSS连接；
输出模块与时钟信号端CLK、第一输出信号端OUTPUT以及上拉节点PU连接。
本实用新型实施例提供的移位寄存器单元中，包括至少一个降噪模块，每个降噪模块中包括第一薄膜晶体管M1、第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6、正极性电压端VDD以及下拉节点PD；由于在第一薄膜晶体管M1与第三薄膜晶体管M3和第四薄膜晶体管M4之间设置第二薄膜晶体管M2，在降噪模块工作时，通过此第二薄膜晶体管M2能够降低第三薄膜晶体管M3源极处下拉节点PD的信号电压，从而降低了第三薄膜晶体管M3处源漏极的压差，能够防止第三薄膜晶体管M3失效后影响上拉节点PU处的电压，从而避免导致输出信号端OUTPUT以及OUT_C处信号异常，从而使得显示面板正常显示。
上述实用新型实施例中，如图2所示，第二薄膜晶体管M2的栅极可以与正极性电压端VDD连接；或者，如图3所示，第二薄膜晶体管M2的栅极与第一薄膜晶体管M1的漏极连接。当正极性电压端VDD为高电平时，第二薄膜晶体管M2开启，等效为一电阻，可以降低第三薄膜晶体管M3漏极电压，保证第三薄膜晶体管M3不会受到过大的电压冲击，避免造成显示异常的问题。
具体地，上述移位寄存器单元可以包括两个降噪模块，两个降噪模块电路结构和功能相同，为了减少就同一个降噪模块长期使用处于正极性电压端VDD的直流偏压状态，因此可以设置两组降噪电路，分时降噪，延长器件寿命。如图2所示，其中，一个降噪模块由第一薄膜晶体管M1、第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6、正极性电压端VDD以及下拉节点PD组成；而另一个降噪模块由第一薄膜晶体管M1＇、第二薄膜晶体管M2＇、第三薄膜晶体管M3＇、第四薄膜晶体管M4＇、第五薄膜晶体管M5＇、第六薄膜晶体管M6＇、正极性电压端VDD＇、下拉节点PD＇组成。正极性电压端VDD和正极性电压端VDD＇可以分时工作，固定时间周期切换高低电平，高电平时为降噪工作状态，第一负极性电压端LVSS和第二负极性电压端VSS为低电平。下拉节点PD和上拉节点PU信号互为竞争状态。
其中，请参考图4，以正极性电压端VDD为高电平为例，正极性电压端VDD、正极性电压端VDD＇、上拉节点PU处、下拉节点PD处、第一负极性电压端LVSS的时序图可以如图4所示。
具体地，第一阶段时，正极性电压端VDD高电平信号通过第一薄膜晶体管M1传递至下拉节点PD，下拉节点PD此时为高电平，上拉节点PU信号仍为低电平状态；
第二阶段时，上拉节点PU电平拉高，打开第三薄膜晶体管M3，第三薄膜晶体管将上拉节点PD电位由高电平拉至第一负极性电压端LVSS的低电平状态。
第三阶段：上拉节点PU点电平拉低，第三薄膜晶体管关闭，下拉节点PD电平又被正极性电压端VDD电平拉高。
在一种可能的实施方式中，输入模块可以包括第七薄膜晶体管M7，第七薄膜晶体管M7的栅极和源极与输入信号端INPUT连接，第七薄膜晶体管M7的漏极与上拉节点PU连接。
在一种可能的实施方式中，上拉控制模块可以包括第八薄膜晶体管M8，第八薄膜晶体管M8的栅极与上拉重置端RST_PU连接，第八薄膜晶体管M8的源极与上拉节点PU连接，第八薄膜晶体管M8的漏极与第一负极性电压端LVSS连接。
在一种可能的实施方式中，输出模块可以包括第九薄膜晶体管M9以及电容C，电容C的第一端与上拉节点PU连接，电容C的第二端与第一输出信号端OUTPUT连接，第九薄膜晶体管M9的源极与时钟信号端CLK连接，第九薄膜晶体管M9的栅极与电容C的第一端连接，第九薄膜晶体管M9的漏极与电容C的第二端连接。
在一种可能的实施方式中，每个降噪模块还可以包括第十薄膜晶体管M10，输出模块还包括第十一薄膜晶体管M11，第十薄膜晶体管M10的栅极与下拉节点PD连接，第十薄膜晶体管M10的源极与第二输出信号端OUT_C连接，第十薄膜晶体管M10的漏极与第一负极性电压端LVSS连接，第十一薄膜晶体管M11的栅极与上拉节点PU连接，第十一薄膜晶体管M11的源极与时钟信号端CLK连接，第十一薄膜晶体管M11的漏极与第二输出信号端OUT_C。
在一种可能的实施方式中，移位寄存器单元还包括复位模块，复位模块包括第十二薄膜晶体管M12，第十二薄膜晶体管M12的栅极与复位信号端STV连接，第十二薄膜晶体管M12的源极与上拉节点PU连接，第二薄膜晶体管M2的漏极与第一负极性电压端LVSS连接。
本实用新型实施例还提供一种栅极驱动电路，包括至少两个级联的上述技术方案中提供的任意一种移位寄存器单元。
本实用新型还提供一种显示面板，包括上述技术方案中提供的任意一种栅极驱动电路。
显然，本领域的技术人员可以对本实用新型实施例进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。
Claims (10)
1.一种移位寄存器单元，其特征在于，包括输入模块、上拉控制模块、至少一个降噪模块、输出模块；
所述输入模块与输入信号端以及上拉节点连接；
所述上拉控制模块与上拉重置端、上拉节点以及第一负极性电压端连接；
每个所述降噪模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、正极性电压端以及下拉节点；所述第一薄膜晶体管的栅极和源极与正极性电压端连接，所述第一薄膜晶体管的漏极与所述第二薄膜晶体管的源极连接；所述第二薄膜晶体管的漏极与下拉节点连接；所述第三薄膜晶体管的栅极与所述上拉节点连接，所述第三薄膜晶体管的源极与所述下拉节点连接，所述第三薄膜晶体管的漏极与第一负极性电压端连接；所述第四薄膜晶体管的栅极与所述输入信号端连接，所述第四薄膜晶体管的源极与所述下拉节点连接，所述第四薄膜晶体管的漏极与所述第一负极性电压端连接；所述第五薄膜晶体管的源极与所述上拉节点连接，所述第五薄膜晶体管的漏极与所述第一负极性电压端连接，所述第五薄膜晶体管的栅极与所述下拉节点以及所述第六薄膜晶体管的栅极连接；所述第六薄膜晶体管的源极与第一输出信号端连接，所述第六薄膜晶体管的漏极与第二负极性电压端连接；
所述输出模块与时钟信号端、第一输出信号端以及上拉节点连接。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二薄膜晶体管的栅极与所述正极性电压端连接，或者，所述第二薄膜晶体管的栅极与所述第一薄膜晶体管的漏极连接。
3.根据权利要求1所述的移位寄存器单元，其特征在于，包括两个降噪模块。
4.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括第七薄膜晶体管，所述第七薄膜晶体管的栅极和源极与所述输入信号端连接，所述第七薄膜晶体管的漏极与所述上拉节点连接。
5.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉控制模块包括第八薄膜晶体管，所述第八薄膜晶体管的栅极与所述上拉重置端连接，所述第八薄膜晶体管的源极与所述上拉节点连接，所述第八薄膜晶体管的漏极与所述第一负极性电压端连接。
6.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出模块包括第九薄膜晶体管以及电容，所述电容的第一端与所述上拉节点连接，所述电容的第二端与所述第一输出信号端连接，所述第九薄膜晶体管的源极与所述时钟信号端连接，所述第九薄膜晶体管的栅极与所述电容的第一端连接，所述第九薄膜晶体管的漏极与所述电容的第二端连接。
7.根据权利要求1所述的移位寄存器单元，其特征在于，每个所述降噪模块还包括第十薄膜晶体管，所述输出模块还包括第十一薄膜晶体管，所述第十薄膜晶体管的栅极与所述下拉节点连接，所述第十薄膜晶体管的源极与第二输出信号端连接，所述第十薄膜晶体管的漏极与所述第一负极性电压端连接，所述第十一薄膜晶体管的栅极与上拉节点连接，所述第十一薄膜晶体管的源极与所述时钟信号端连接，所述第十一薄膜晶体管的漏极与所述第二输出信号端。
8.根据权利要求1所述的移位寄存器单元，其特征在于，还包括复位模块，所述复位模块包括第十二薄膜晶体管，所述第十二薄膜晶体管的栅极与复位信号端连接，所述第十二薄膜晶体管的源极与所述上拉节点连接，所述第二薄膜晶体管的漏极与所述第一负极性电压端连接。
9.一种栅极驱动电路，其特征在于，包括至少两个级联的如权利要求1-8任一项所述的移位寄存器单元。
10.一种显示面板，其特征在于，包括如权利要求9所述的栅极驱动电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202120572907.0U CN215577702U (zh) | 2021-03-19 | 2021-03-19 | 一种移位寄存器单元、栅极驱动电路及显示面板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202120572907.0U CN215577702U (zh) | 2021-03-19 | 2021-03-19 | 一种移位寄存器单元、栅极驱动电路及显示面板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN215577702U true CN215577702U (zh) | 2022-01-18 |
Family
ID=79854453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN202120572907.0U Active CN215577702U (zh) | 2021-03-19 | 2021-03-19 | 一种移位寄存器单元、栅极驱动电路及显示面板 |
Country Status (1)
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| CN (1) | CN215577702U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114613341A (zh) * | 2022-04-20 | 2022-06-10 | 京东方科技集团股份有限公司 | 阵列栅极驱动单元、电路及其驱动方法、显示装置 |
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2021
- 2021-03-19 CN CN202120572907.0U patent/CN215577702U/zh active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN114613341A (zh) * | 2022-04-20 | 2022-06-10 | 京东方科技集团股份有限公司 | 阵列栅极驱动单元、电路及其驱动方法、显示装置 |
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