CN211606514U - 一种高速串行时钟数据恢复电路 - Google Patents
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Abstract
一种高速串行时钟数据恢复电路，电路采用双向捕获型鉴频器、分频电路、CP、LPF构成电荷泵锁相环，外部时钟频率为125MHz，相位间隔为
环路则由半速率数控结构引导时钟单元和复用单元以及半速率鉴相器和数字滤波器构成。既可实现数据的时钟恢复和数据重定时，又消除了传统CDR电路在传输过程中所产生的脉冲“毛刺”现象，同时，实现了在较低功耗下的高速数据流处理，传输效率及电路稳定性能均有较大提升，具有良好的工程应用前景。
Description
技术领域
本实用新型是基于高速COMS时钟设计出的一种针对2.5GB/s的高速串行收发器的数据恢复电路，本发明属于集成电路技术领域。
背景技术
背景技术的内容只是为了帮助理解技术内容，并非现有技术。
近年来，数字化集成电路的性能和规模均大幅提升，同时网络技术的飞速发展带来了庞大的数据交互和信息处理工作，使得人们对于数据的传输速率需求越来越高，通信带宽、数据带宽、功耗等问题已成为数据传输电路亟待突破的技术难点。此外，现有的高速穿行数据通信中常采用数据单传，省去同步时钟信号传输的方式来降低硬件成本，然而该方法会造成信号传输和接收过程易受到诸多外界因素干扰而失真，同时信号在传输过程中会产生脉冲“毛刺”现象。目前传统的时钟数据恢复电路是一个基于模拟反馈的闭环***，这种设计的缺点是反馈环节由模拟信号来完成，而鉴相器会随数据流速的提高而严重失真，且传统的模拟电路器件也会需要消耗大量的芯片面积。
实用新型内容
本实用新型的目的在于对先前的CDR电路进一步优化改良，使其成为数控源的双环半速率CDR电路，经由数字滤波器对电路进行数模混合仿真，以实现对外部输入复用数据的快速精准鉴相，脉冲处理过程中电平转换时间极短，且大幅消除了亚稳态对电路的影响。
本实用新型采用以下技术方案实现：
一种高速串行时钟数据恢复电路，其特征在于：电路采用双向捕获型鉴频器、分频
电路、CP、LPF 构成电荷泵锁相环，外部时钟频率为125MHz，相位间隔为
，环路则由半速
率数控结构引导时钟单元和复用单元以及半速率鉴相器和数字滤波器构成。
优选的，输入量从双向捕获型鉴频器的输入端输入，双向捕获型鉴频器的输出端与电荷泵滤波器的输入端相连，电荷泵滤波器的输出端与压控振荡器的输入端相连，压控振荡器的输出端与锁相环环路的输入端相连，锁相环环路的输出端与双向捕获型鉴频器的另一个输入端相连；压控振荡器和锁相环环路之间有多相参考时钟，多相参考时钟输入正交时钟发生器；数字滤波器向正交时钟发生器输入相位选择信号；正交时钟发生器的时钟频率为外部时钟频率。
优选的，正交时钟发生器将已调时钟信号输入1:2解复用电路，差分1:2解复用电路有信号输入半速率鉴相器，另一路信号输入串并转换电路；正交时钟发生器将已调时钟信号输入输入串并转换电路；串并转换电路输出数据和时钟。上述电路单元分工合作，共同实现了参考时钟的相位选择，输入数据的复用、检测、处理及串并转换。
优选的，电路的数控延时单元（DCD）采用“相位插值与选择”方案，即对PLL环路的时钟信号进行插值二分，经数字滤波器选择相位匹配的正交时钟和互补时钟，为输入数据重新定时。
解复用单元首先将输入的已调时钟信号进行串行差分1:2解复用，分流成为一路重定时数据信号和一路时钟互补信号，同时采用一级电流模式的CML进行逻辑降频，同时也降低后接电路的负载压力。串并转换环节由数据锁存器控制反馈逻辑完成双模分频和时钟占空比调节，从而实现模式可选的数字CMOS解复用电路。
PD、PF为组合数据处理单元，主要完成对复用调节后的时钟、数据进行校正功能。其中，PD单元基于数据与时钟的相位误差，生成超前或滞后的脉冲输出。DF单元负责对PD输出的超前或滞后的脉冲加以处理，进行深度相位选择后，再通过DCD单元输出新的控制信号。
电路采用全数字结构，以鉴相器为主进行纯相位调整。此外，为了消除噪声对脉冲输出的影响，PD单元内置流水线输出Mealy型状态机，经由数字滤波器对电路进行数模混合仿真，以实现对外部输入复用数据的快速精准鉴相，脉冲处理过程中电平转换时间极短，且大幅消除了亚稳态对电路的影响。
DF单元电路选用“随机徘徊”型滤波器，并增加控制电路和译码电路，生成三组九位选择信号。相位选择算法为“折半、顺序查询”，并将数据信号编写为Gray码以滤除噪声的影响。编码电路由可逆计数器执行脉冲信号的徘徊计数：分别在超前、滞后脉冲时完成上、下行计数，设定脉冲差值N，当超前信号与滞后信号差值大于N时，输出 out1、out2计数复位控制信号。
本实用新型的有益效果是：
2、消除了传统CDR电路在传输过程中所产生的脉冲“毛刺”现象。
3、实现了在较低功耗下的高速数据流处理，传输效率及电路稳定性能均有较大提升，具有良好的工程应用前景。
附图说明
图1为本实用新型的CDR电路结构图。
图2为本实用新型的相位插值器电路框图。
具体实施方式
一种高速串行时钟数据恢复电路，电路采用双向捕获型鉴频器、分频电路、CP、LPF
构成电荷泵锁相环，外部时钟频率为125MHz，相位间隔为
，环路则由半速率数控结构引
导时钟单元和复用单元以及半速率鉴相器和数字滤波器构成。
输入量从双向捕获型鉴频器的输入端输入，双向捕获型鉴频器的输出端与电荷泵滤波器的输入端相连，电荷泵滤波器的输出端与压控振荡器的输入端相连，压控振荡器的输出端与锁相环环路的输入端相连，锁相环环路的输出端与双向捕获型鉴频器的另一个输入端相连；压控振荡器和锁相环环路之间有多相参考时钟，多相参考时钟输入正交时钟发生器；数字滤波器向正交时钟发生器输入相位选择信号；正交时钟发生器的时钟频率为外部时钟频率。
正交时钟发生器将已调时钟信号输入1:2解复用电路，差分1:2解复用电路有信号输入半速率鉴相器，另一路信号输入串并转换电路；正交时钟发生器将已调时钟信号输入输入串并转换电路；串并转换电路输出数据和时钟。上述电路单元分工合作，共同实现了参考时钟的相位选择，输入数据的复用、检测、处理及串并转换。
电路的数控延时单元（DCD）采用“相位插值与选择”方案，即对PLL环路的时钟信号进行插值二分，经数字滤波器选择相位匹配的正交时钟和互补时钟，为输入数据重新定时。
解复用单元首先将输入的已调时钟信号进行串行差分1:2解复用，分流成为一路重定时数据信号和一路时钟互补信号，同时采用一级电流模式的CML进行逻辑降频，同时也降低后接电路的负载压力。串并转换环节由数据锁存器控制反馈逻辑完成双模分频和时钟占空比调节，从而实现模式可选的数字CMOS解复用电路。
PD、PF为组合数据处理单元，主要完成对复用调节后的时钟、数据进行校正功能。其中，PD单元基于数据与时钟的相位误差，生成超前或滞后的脉冲输出。DF单元负责对PD输出的超前或滞后的脉冲加以处理，进行深度相位选择后，再通过DCD单元输出新的控制信号。
电路采用全数字结构，以鉴相器为主进行纯相位调整。此外，为了消除噪声对脉冲输出的影响，PD单元内置流水线输出Mealy型状态机，经由数字滤波器对电路进行数模混合仿真，以实现对外部输入复用数据的快速精准鉴相，脉冲处理过程中电平转换时间极短，且大幅消除了亚稳态对电路的影响。
DF单元电路选用“随机徘徊”型滤波器，并增加控制电路和译码电路，生成三组九位选择信号。相位选择算法为“折半、顺序查询”，并将数据信号编写为Gray码以滤除噪声的影响。编码电路由可逆计数器执行脉冲信号的徘徊计数：分别在超前、滞后脉冲时完成上、下行计数，设定脉冲差值N，当超前信号与滞后信号差值大于N时，输出 out1、out2计数复位控制信号。
Claims (3)
1.一种高速串行时钟数据恢复电路，其特征在于：电路采用双向捕获型鉴频器、分频电路、CP、LPF 构成电荷泵锁相环，外部时钟频率为125MHz，相位间隔为
，环路则由半速率数控结构引导时钟单元和复用单元以及半速率鉴相器和数字滤波器构成；输入量从双向捕获型鉴频器的输入端输入，双向捕获型鉴频器的输出端与电荷泵滤波器的输入端相连，电荷泵滤波器的输出端与压控振荡器的输入端相连，压控振荡器的输出端与锁相环环路的输入端相连，锁相环环路的输出端与双向捕获型鉴频器的另一个输入端相连；压控振荡器和锁相环环路之间有多相参考时钟，多相参考时钟输入正交时钟发生器；数字滤波器向正交时钟发生器输入相位选择信号；正交时钟发生器的时钟频率为外部时钟频率。
2.如权利要求1所述的一种高速串行时钟数据恢复电路，其特征在于：正交时钟发生器将已调时钟信号输入1:2解复用电路，差分1:2解复用电路有信号输入半速率鉴相器，另一路信号输入串并转换电路；正交时钟发生器将已调时钟信号输入输入串并转换电路；串并转换电路输出数据和时钟。
3.如权利要求1所述的一种高速串行时钟数据恢复电路，其特征在于：电路的数控延时单元（DCD）采用“相位插值与选择”方案，即对PLL环路的时钟信号进行插值二分，经数字滤波器选择相位匹配的正交时钟和互补时钟，为输入数据重新定时。
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Cited By (2)
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|---|---|---|---|---|
| CN113162643A (zh) * | 2021-03-01 | 2021-07-23 | 深圳市国微电子有限公司 | 时钟恢复电路及接收芯片 |
| CN116112011A (zh) * | 2023-04-12 | 2023-05-12 | 南京美辰微电子有限公司 | 一种用于软件可定义soc芯片的无sysref分布式时钟架构 |
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2019
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113162643A (zh) * | 2021-03-01 | 2021-07-23 | 深圳市国微电子有限公司 | 时钟恢复电路及接收芯片 |
| CN116112011A (zh) * | 2023-04-12 | 2023-05-12 | 南京美辰微电子有限公司 | 一种用于软件可定义soc芯片的无sysref分布式时钟架构 |
| CN116112011B (zh) * | 2023-04-12 | 2023-07-04 | 南京美辰微电子有限公司 | 一种用于软件可定义soc芯片的无sysref分布式时钟架构 |
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