CN211149445U - 一种高速数据处理平台 - Google Patents

Abstract

本实用新型涉及一种高速数据处理平台，包括两组双DSP最小***、FPGA控制模块、电源网络及接口部分，双DSP最小***为硬件平台核心，采用4片高性能多核DSP，4片DSP分成两组，2片DSP组成双DSP最小***，每组双DSP最小***设有独立电源***，通过高速总线实现互联；FPGA控制模块主要实现DSP上电自加载模式配置控制、电源上电管理控制、时钟网络配置控制、LED监控指示灯逻辑控制、复位逻辑控制，电源网络为整个处理平台提供电能，接口部分包括VPX接口及前面板接口两个部分；双DSP最小***时钟采用CDCE62005多路时钟频率综合器来实现最小***的时钟网络；双DSP最小***电源核心电压选用UCD9244+UCD7242可编程数字组合。本实用新型的优点是，货架式、可靠性高和功能扩展性强。

Description

一种高速数据处理平台

技术领域

本实用新型属于计算机网络应用领域，具体涉及一种高速数据处理平台。

背景技术

现有高速数据处理平台是一种结合硬件***平台及软件分布实施组件技术的***平台，该平台包含多个异构的处理单元，异构的处理单元采用不同的芯片技术和硬件架构，多个处理单元构成一个基于以太网的协作集群，分布式入侵检测***的软件***在集群上进行并行计算，在各处理单元间实现高效的通信和高效的处理同步机制，从而提供了另一种高性能入侵检测***的解决方案，在应对大量应用数据分析处理时，由于数据包被分配到不同的数据处理分析单元进行处理，避免了单***负载过高而性能下降的问题。

但现有高速数据处理平台硬件可靠性低，功能扩展性差，只能用于特定的几个常用场合，适用范围广，不能完全满足工业自动化、雷达、自动驾驶、军事等行业的需求。

实用新型内容

本实用新型的目的是解决上述问题，提供一种货架式、可靠性高和功能扩展性强的高速数据处理平台。

为实现上述目的，本实用新型提供如下技术方案：

一种高速数据处理平台，包括两组双DSP最小***、FPGA控制模块、电源网络及接口部分，所述双DSP最小***为硬件平台核心，采用4片高性能多核DSP，4片DSP分成两组，2片DSP组成双DSP最小***，每组双DSP最小***设有独立电源***，通过高速总线实现互联；所述FPGA控制模块主要实现DSP上电自加载模式配置控制、电源上电管理控制、时钟网络配置控制、LED监控指示灯逻辑控制、复位逻辑控制，所述电源网络为整个处理平台提供电能，所述接口部分包括VPX接口及前面板接口两个部分；

所述双DSP最小***时钟采用CDCE62005多路时钟频率综合器来实现最小***的时钟网络；所述双DSP最小***电源核心电压选用UCD9244+UCD7242可编程数字组合。

进一步的，所述双DSP最小***均采用TMS320C6678处理器，所述TMS320C6678处理器设有64位总线宽度的DDR3高速外部存储器控制接口，所述DDR3高速外部存储器控制接口分为地址、控制、数据三部分，采用“FLY-BY”拓扑连接。

进一步的，所述处理平台通过高速总线来满足片间及板间高速数据交换的需求，通过低速总线实现***管理、监控及调试；所述高速总线包括SRIO高速串行总线、PCIe高速总线、Hyperlink高速总线，所述低速总线包括UART、I2C常用总线。

进一步的，所述处理平台PCB设计采用盲埋孔设计。

进一步的，所述TMS320C6678处理器内部DDR3存储器接口采用标准的HSTL_1.5V电平逻辑。

进一步的，所述双DSP最小***电源I/O电压选用TPS74401，DDR3电压选用TPS54620+TPS51200组合，FPGA及接口电源部分除3.3V选用PTH08T240W开关电源外，其余电源均选用TPS74401电源。

与现有技术相比，本实用新型的有益效果在于：

本实用新型处理平台通过高速总线来满足片间及板间高速数据交换的需求，通过低速总线实现***管理、监控及调试，可以满足大多数用户对高性能数字信号处理及图像处理的需求。本处理平台所采用的高速***一般数据处理速度快，电源功耗较大，对信号完整性及电源完整性要求较高。可靠的信号完整性和电源完整性设计不仅能提高***的可靠性，而且对***的散热能力也能起到一定的作用。在PCB设计上采用盲埋孔设计，不仅能够提高布线密度，而且能够增加器件摆放空间；平台可作为无线电数字基带平台，也可以作为数字图像处理验证平台，能够满足武器装备***对信号、图像实时处理的需求，并适用于雷达、图像、声纳等信号处理***，可应用于与工业自动化、雷达、自动驾驶等相关领域的研究，可靠性高、功能扩展性强，具有较强的普适性。

附图说明

为了更清楚地说明本实用新型实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是为了更清楚地说明本实用新型实施例或现有技术中的技术方案，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本实用新型平台总线互联结构框图；

图2为本实用新型DDR3接口连接示意图；

图3为本实用新型双DSP最小***时钟网络连接示意图；

图4为本实用新型电源网络连接框图。

具体实施方式

为了使本领域技术人员更好地理解本实用新型的技术方案能予以实施，下面结合具体实施例对本实用新型作进一步说明，但所举实施例只作为对本实用新型的说明，不作为对本实用新型的限定。

如图1-4所示的一种通用化、标准化、模块化的高速数据处理平台，高速数据处理平台在设计初期就考虑到信号完整性及电源完整性问题，在原理图及PCB设计阶段充分考虑到关键信号的走线要求、电源***电流流向、滤波电容的选型及摆放、PCB叠层布置等影响信号及电源质量的问题。同时，PCB设计后期，通过信号完整性仿真及电源完整性仿真对PCB设计进行指导。

整个硬件平台由2组双DSP最小***、FPGA控制模块、电源网络、接口等部分组成。双DSP最小***为硬件平台核心，2组最小***组成DSP阵列实现高性能数据计算。FPGA控制模块主要实现DSP上电自加载模式配置、电源上电管理、时钟网络配置、LED监控指示灯逻辑、复位逻辑等控制功能。电源网络为整个***提供电能。接口部分包括VPX接口和前面板接口两个部分。高速数据处理平台主芯片为4片高性能多核DSP，该DSP设计复杂，配套电路及电源网络种类繁多，PCB设计复杂度相当高。设计时不仅要考虑芯片如何摆放，而且还要对关键信号留有布线空间，提高信号质量。对于高密度PCB设计，解决布线密度大问题一般采用增加板层或采用盲埋孔设计。本高速数据处理平台在PCB设计上采用盲埋孔设计，这样不仅能够提高布线密度，而且能够增加器件摆放空间。

如图1平台总线互联结构框图：高速数据处理平台硬件设计采用模块化设计思路，将4片DSP分成两组，2片DSP组成双DSP最小***，每组最小***有独立的电源***，将2组双DSP最小***通过高速总线互联，完成高速数据处理平台硬件设计。

本处理平台通过高速总线来满足片间及板间高速数据交换的需求，通过低速总线实现***管理，监控及调试。高速总线包括SRIO高速串行总线、PCIe高速总线、Hyperlink高速总线；低速总线包括UART、I2C常用总线。所述双DSP最小***均采用TMS320C6678处理器(以下称C6678)，图1中C6678(1)、C6678(2)、C6678(3)、C6678(4)分别表示处理器1、2、3、4。

SRIO总线：1路X1SRIO总线实现1、4和2、3处理器连接，2路X2SRIO总线实现1、2和3、4处理器连接；4路X1SRIO实现1，2，3，4处理器与VPX背板连接作为与主控设备连接通路。SRIO总线通信速率最高5Gbps。

PCIe总线：4片处理器分别有1路X2 PCIe总线接口连接VPX背板作为扩展总线接口。PCIe总线通信速率最高5Gbps。

Hyperlink总线：板上4片处理器分为两组，每组之间X4 Hyperlink总线互联，作为处理节点间辅助快速数据通道，每个通道通信速率最高12.5Gbps。

千兆以太网：2路SGMII接口分别从处理器1，2引出并通过PHY连接到前面板RJ45接口。2路SGMII接口分别从处理器3，4引出并通过PHY连接至VPX背板。

I2C总线：I2C总线将4片处理器进行菊花链连接后连接至VPX背板，作为整板的监控和管理接口。

UART总线：UART总线由处理器1引出，经FPGA电平转换(1.8V转3.3V)后通过MAX3160转为RS485接口。该接口作为调试接口。

如图2所示DDR3接口连接示意图：

C6678拥有一个64位总线宽度的DDR3高速外部存储器接口，存储空间大小为8Gb，支持800、1033、1333、1600MTS(Mega Transfers per Second)数据存取速率，可以配置成16bit、32bit、64bit总线宽度模式，最多可与8片DDR3SDRAM互连。C6678内部DDR3存储器接口采用标准的HSTL_1.5V(High Speed TransceiverLogic)电平逻辑。

常用的DDR3存储器数据总线为8bit或16bit，本实用新型采用4片位宽为16bit的DDR3 SDRAM扩展为64位存储单元与C6678的64位DDR3存储控制接口连接。扩展后每片C6678的存储能力8Gb。DDR3控制接口分为地址，控制，数据三部分，采用“FLY-BY”拓扑连接，以满足DDR3 SDRAM对时序的要求。

如图3双DSP最小***时钟网络：

双DSP最小***时钟种类较多且多为差分电平，本实用新型采用TI公司的CDCE62005多路时钟频率综合器来实现最小***的时钟网络设计。该多路时钟频率综合器支持2路差分时钟输入或2路单端时钟输入，输入频率范围为40kHz～1500MHz；1路无源晶体输入，输入频率范围为2MHz～42MHz；输出端支持5路差分输出，10路单端输出或差分单端混合输出模式，输出频率范围为4.25MHz～1.5GHz；输入输出支持多种电平逻辑(LVDS，LVPECL，LVCMOS)。CDCE62005有一路SPI接口实现PLL和时钟频率配置，SPI接口由FPGA逻辑实现并对CDCE62005实现配置。

如图4电源网络连接框图：

双DSP最小***电源主要给两片DSP供电，两片DSP采取独立供电设计。核心电压选用UCD9244+UCD7242可编程数字组合，I/O电压选用TPS74401，DDR3电压选用TPS54620+TPS51200组合，即可实现DSP供电。FPGA及接口电源部分除3.3V选用PTH08T240W开关电源外，其余电源均选用TPS74401电源。

本实用新型提供了一种低成本、便捷易用功能全、可靠性高和功能扩展性强的高速数据处理平台。该平台所采用的高速***一般数据处理速度快，电源功耗较大，对信号完整性及电源完整性要求较高。可靠的信号完整性和电源完整性设计不仅能提高***的可靠性，而且对***的散热能力也能起到一定的作用。普遍适用于与工业自动化、雷达、自动驾驶等相关领域的研究，具有较强的普适性。

本实用新型主要保护的是硬件部分，其他未做详细描述的内容均为现有技术。

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (6)

1.一种高速数据处理平台，其特征在于，包括两组双DSP最小***、FPGA控制模块、电源网络及接口部分，所述双DSP最小***为硬件平台核心，采用4片高性能多核DSP，4片DSP分成两组，2片DSP组成双DSP最小***，每组双DSP最小***设有独立电源***，通过高速总线实现互联；所述FPGA控制模块主要实现DSP上电自加载模式配置控制、电源上电管理控制、时钟网络配置控制、LED监控指示灯逻辑控制、复位逻辑控制，所述电源网络为整个处理平台提供电能，所述接口部分包括VPX接口及前面板接口两个部分；

所述双DSP最小***时钟采用CDCE62005多路时钟频率综合器来实现最小***的时钟网络；所述双DSP最小***电源核心电压选用UCD9244+UCD7242可编程数字组合。

2.根据权利要求1所述的一种高速数据处理平台，其特征在于，所述双DSP最小***均采用TMS320C6678处理器，所述TMS320C6678处理器设有64位总线宽度的DDR3高速外部存储器控制接口，所述DDR3高速外部存储器控制接口分为地址、控制、数据三部分，采用“FLY-BY”拓扑连接。

3.根据权利要求1所述的一种高速数据处理平台，其特征在于，所述处理平台通过高速总线来满足片间及板间高速数据交换的需求，通过低速总线实现***管理、监控及调试；所述高速总线包括SRIO高速串行总线、PCIe高速总线、Hyperlink高速总线，所述低速总线包括UART、I2C常用总线。

4.根据权利要求1所述的一种高速数据处理平台，其特征在于，所述处理平台PCB设计采用盲埋孔设计。

5.根据权利要求2所述的一种高速数据处理平台，其特征在于，所述TMS320C6678处理器内部DDR3存储器接口采用标准的HSTL_1.5V电平逻辑。

6.根据权利要求1至5任一项所述的一种高速数据处理平台，其特征在于，所述双DSP最小***电源I/O电压选用TPS74401，DDR3电压选用TPS54620+TPS51200组合，FPGA及接口电源部分除3.3V选用PTH08T240W开关电源外，其余电源均选用TPS74401电源。

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