CN210092093U - 一种屏蔽栅功率mos的器件 - Google Patents
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Abstract
本实用新型提出的一种屏蔽栅功率MOS的器件，在沟槽底部淀积的屏蔽栅采用不掺杂的多晶硅，同时其电位设置为浮空，不与源极电位相连，有效降低栅源电容。屏蔽栅结构保证功率MOS漂移区的电荷平衡效应降低导通电阻、提高击穿电压，同时利用不掺杂多晶硅的半绝缘性调制耐压时漂移区的电势线分布更为均匀，从而使得本实用新型结构具有比传统屏蔽栅功率MOS更高的击穿电压。
Description
技术领域
本实用新型属于功率半导体器件技术领域，具体涉及一种屏蔽栅功率MOS的器件。
背景技术
屏蔽栅功率MOS通过在传统Trench MOS的结构基础上，在槽栅下增加一次多晶淀积和刻蚀形成屏蔽栅极，该屏蔽栅一般与源极电位相连，屏蔽了栅极与相对的漏极之间的电容，即密勒电容。采用屏蔽栅结构可大大降低密勒电容，提高器件的开关速度。同时利用屏蔽栅的电荷平衡作用可显著提高MOS的击穿电压，降低器件的导通电阻。但由于屏蔽栅与源极相连，这会大大增加栅源电容。对这种屏蔽栅结构功率MOS改进能使栅源电容降低，截止时击穿电压进一步提高。
实用新型内容
本实用新型所要解决的技术问题为提供一种具有屏蔽栅结构的功率MOS器件，它可以优化器件的性能。
为解决传统屏蔽栅功率MOS栅源电容过大的问题，本实用新型提出一种新型屏蔽栅结构功率MOS器件，在沟槽底部淀积的屏蔽栅采用不掺杂的多晶硅，同时其电位设置为浮空，不与源极电位相连，有效降低栅源电容。屏蔽栅结构保证功率MOS漂移区的电荷平衡效应降低导通电阻、提高击穿电压，同时利用不掺杂多晶硅的半绝缘性调制耐压时漂移区的电势线分布更为均匀，从而使得本实用新型结构具有比传统屏蔽栅功率MOS更高的击穿电压。
本实用新型的技术方案是，一种屏蔽栅功率MOS器件，包括金属化漏端电极1、N+衬底2、位于N+衬底2上方的N-外延层3，所述N-外延层上部两侧为P型体区4，所述P 型体区4中设置有相互独立的N+源区5，在N-外延层上表面刻蚀形成沟槽后氧化形成底部氧化层6，淀积不掺杂多晶硅并刻蚀形成屏蔽栅7，淀积氧化层形成层间氧化层8，刻蚀沟槽上半部分的氧化层后再热生长栅氧化层9，再次淀积重掺杂多晶硅形成栅极10，淀积的硼磷硅玻璃11，上表面金属化源极12。
其中淀积的重掺杂多晶硅10与栅极电位连接，不掺杂的多晶硅不与源极电位连接。
本实用新型的有益效果为，反向截止时，由于有多晶硅与氧化层形成的深沟槽存在，使得该功率MOS的击穿电压不只由外延层掺杂浓度和厚度决定，深沟槽引入的横向电场产生的电荷平衡效应对其耐压会有辅助作用，此外本实用新型提出的不掺杂多晶硅屏蔽栅本身的半绝缘特性可更好的调制外延层中的电场，因而在达到一定电压的条件下，外延层浓度值可选取更高，这就有利于显著降低正向导通时的电阻，减小正向导通时的功耗。此外由于本实用新型中的不掺杂多晶硅屏蔽栅不与源极相连，使得栅源电容显著降低。同时由于重掺杂多晶硅栅极与不掺杂多晶硅屏蔽栅间无栅源漏电流的限制考虑，降低了器件层间氧化层可靠性的要求，简化了工艺复杂度。
附图说明
图1是传统Trench VDMOS器件的结构示意图；
图2是实施例1的结构示意图；
图3是实施例2的结构示意图；
具体实施方式
本实用新型提出的一种屏蔽栅功率MOS器件，在原有结构基础上，在制作屏蔽栅时采用不掺杂多晶硅，且电位浮空，不与器件源极相连。
如图1所示，是传统Trench VDMOS器件的结构示意图。包括金属化漏端电极1、重掺杂N型衬底2、轻掺杂外延N-层3、P型半导体体区4、重掺杂N型源区5、栅氧化层6、多晶硅栅电极7、金属化源端电极10、重掺杂多晶硅栅电极7与金属化源极电极9之间的硼磷硅玻璃8。相比于屏蔽栅功率MOS，传统Trench VDMOS器件密勒电容、正向导通电阻较大，击穿电压、开关速度较低。
实施例1：
如图2所示，金属化漏端电极1、N+衬底2、位于N+衬底2上方的N-外延层3，所述 N-外延层3上部两侧为P型体区4，所述P型体区4中设置有相互独立的N+源区5，在 N-外延层上表面刻蚀形成沟槽后氧化形成底部氧化层6，淀积不掺杂多晶硅并刻蚀形成的屏蔽栅7，淀积氧化层形成层间氧化层8，刻蚀沟槽上半部分的氧化层后再热生长栅氧化层9，淀积重掺杂多晶硅形成的栅极10，淀积的硼磷硅玻璃11，上表面金属化源极12。其中不掺杂的多晶硅屏蔽栅7不与源极12形成电连接。
实施例2：
如图3所示，本例与实施例1不同之处在于，位于器件上表面的重掺杂多晶硅栅极氧化层9分成两部分，该设计可进一步降低器件的栅源电容和密勒电容。本例的工作原理与实施例1相同。
本实用新型的方案同时适用于P沟道屏蔽栅功率MOS器件。所述半导体材料可采用体硅、碳化硅、砷化镓、磷化铟或锗硅。
Claims (2)
1.一种屏蔽栅功率MOS器件，包括金属化漏端电极(1)、N+衬底(2)和位于N+衬底(2)上方的N-外延层(3)，其特征在于：所述N-外延层(3)上部两侧为P型体区(4)，所述P型体区(4)中设置有相互独立的N+源区(5)，在N-外延层(3)上表面刻蚀形成沟槽后氧化形成底部氧化层(6)，底部氧化层(6)下部淀积不掺杂多晶硅并刻蚀形成屏蔽栅(7)，再淀积氧化层形成层间氧化层(8)，在氧化层(6)上端再热生长栅氧化层(9)，再次淀积重掺杂多晶硅形成栅极(10)，在P型体区(4)上端面依次淀积硼磷硅玻璃(11)和上表面金属化源极(12)；所述屏蔽栅(7)是不掺杂的多晶硅，且电位浮空，不与源极(12)形成电连接。
2.根据权利要求1所述的一种屏蔽栅功率MOS器件，其特征在于：该屏蔽栅功率MOS器件适用于P沟道屏蔽栅功率MOS器件。
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| CN201821774060.9U CN210092093U (zh) | 2018-10-30 | 2018-10-30 | 一种屏蔽栅功率mos的器件 |
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| CN201821774060.9U Active CN210092093U (zh) | 2018-10-30 | 2018-10-30 | 一种屏蔽栅功率mos的器件 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111584365A (zh) * | 2020-04-29 | 2020-08-25 | 北京时代民芯科技有限公司 | 一种低米勒电容槽栅vdmos器件制造方法 |
| WO2021232806A1 (zh) * | 2020-05-18 | 2021-11-25 | 华润微电子（重庆）有限公司 | 沟槽栅金属氧化物半导体场效应管及其制备方法 |
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2018
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| CN111584365B (zh) * | 2020-04-29 | 2024-01-30 | 北京时代民芯科技有限公司 | 一种低米勒电容槽栅vdmos器件制造方法 |
| WO2021232806A1 (zh) * | 2020-05-18 | 2021-11-25 | 华润微电子（重庆）有限公司 | 沟槽栅金属氧化物半导体场效应管及其制备方法 |
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