CN208271904U - 功率半导体元件 - Google Patents

Abstract

本实用新型提供一种功率半导体元件，包括：基底、第一外延层以及第二外延层。基底定义有有源区与终端区。终端区围绕有源区。第一外延层配置在有源区与终端区的基底上。第二外延层配置在基底与第一外延层之间。第二外延层中包括：第一终端沟槽与第二终端沟槽。第一终端沟槽具有第一电极，其配置在终端区中且邻近有源区。第二终端沟槽具有第二电极，其配置在终端区中。第一电极的电位与第二电极的电位介于源极电位与漏极电位之间。本实用新型提供的功率半导体元件，可通过改善终端区中沟槽电极边缘处的电场扭曲现象，进而提升功率半导体元件的击穿电压。

Description

功率半导体元件

技术领域

本实用新型涉及一种半导体元件，尤其涉及一种功率半导体元件。

背景技术

功率半导体元件是一种广泛使用在类比电路的半导体元件。由于功率半导体元件具有非常低的导通电阻与非常快的切换速度，因此，功率半导体元件可应用在电源切换(Power switch)电路上，使得电源管理技术(power management techniques)更有效率。

随着科技进步，电子元件朝着轻薄化的趋势发展。由于电子元件的尺寸不断地缩小，维持功率半导体元件的低导通阻抗(Conductance Resistance)、高击穿电压(Breakdown voltage)也愈发困难。因此，如何在一定的元件尺寸下改善功率半导体元件的导通阻抗及击穿电压将成为重要的一门课题。

实用新型内容

本实用新型提供一种功率半导体元件，其于基板上配置有两层外延层，并使得终端区中至少两个沟槽电极的电位介于源极电位以及漏极电位之间，藉此改善终端区中沟槽电极边缘处的电场扭曲现象，进而提升功率半导体元件的击穿电压。

本实用新型提供一种功率半导体元件包括：基底、第一外延层以及第二外延层。基底定义有有源区与终端区。终端区围绕有源区。第一外延层配置在有源区与终端区的基底上。第二外延层配置在基底与第一外延层之间。第二外延层中包括：第一终端沟槽与第二终端沟槽。第一终端沟槽具有第一电极，其配置在终端区中且邻近有源区。第二终端沟槽具有第二电极，其配置在终端区中。第一电极的电位与第二电极的电位介于源极电位与漏极电位之间。

在本实用新型的一实施例中，第一电极的电位介于第二电极的电位与源极电位之间。

在本实用新型的一实施例中，功率半导体元件还包括第三终端沟槽，其具有第三电极，并配置在第一终端沟槽与第二终端沟槽之间。第三电极的电位介于第一电极的电位与第二电极的电位之间。

在本实用新型的一实施例中，功率半导体元件还包括电阻元件，其配置在源极与漏极之间，并电性连接第一电极以及第二电极。

在本实用新型的一实施例中，电阻元件为串联在一起的多个电阻，第一电极以及第二电极分别电性连接多个电阻之间的节点。

在本实用新型的一实施例中，电阻元件为线形，环绕终端区。

在本实用新型的一实施例中，电阻元件配置在第一外延层中的沟槽中。

在本实用新型的一实施例中，电阻元件为导电层，其配置于第一外延层上。导电层与第一外延层电性隔离。

在本实用新型的一实施例中，电阻元件为位于第一外延层中的掺杂区，掺杂区的导电型与第一外延层的导电型不同。

在本实用新型的一实施例中，第一外延层的掺杂浓度大于第二外延层的掺杂浓度。

基于上述，本实用新型通过双重外延结构(double epitaxial structure)来降低功率半导体元件的导通阻抗。另外，再将终端区中的至少两个沟槽电极的电位介于源极电位以及漏极电位之间，藉此减缓，甚至消除终端区中的沟槽电极的边缘处的电场扭曲现象，从而改善功率半导体元件的击穿电压。如此一来，本实用新型的功率半导体元件可在一定的元件尺寸下具有良好的元件特性。

为让本实用新型的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是根据本实用新型一实施例的一种功率半导体元件的上视示意图；

图2是图1的线I-I’的剖面示意图；

图3是图1的线II-II’的剖面示意图；

图4是图1的线II-II’的剖面示意图；

图5是图1的线I-I’的剖面示意图。

具体实施方式

参照本实施例的附图以更全面地阐述本实用新型。然而，本实用新型亦可以各种不同的形式体现，而不应限于本文中的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的元件，以下段落将不再一一赘述。

图1是根据本实用新型一实施例的一种功率半导体元件的上视示意图。图2是图1的线I-I’的剖面示意图。在以下的实施例中，是以第一导电型为N型，第二导电型为P型为例来说明，但本实用新型并不以此为限。本领域技术人员应了解，第一导电型也可以为P型，而第二导电型为N型。

请参照图1与图2，本实用新型一实施例的功率半导体元件1包括基底100，其定义有有源区AR与终端区TR。终端区TR环绕有源区AR，以防止电压击穿的现象发生。在本实施例中，基底100是具有第一导电型的半导体基底，例如N型掺杂的硅基底。

如图2所示，外延层102配置在有源区AR与终端区TR的基底100上。在一实施例中，外延层102为具有第一导电型的外延层，例如是N型轻掺杂的外延层。外延层104配置在外延层102上。也就是说，外延层102(亦可称为第二外延层)配置在基底100与外延层104(亦可称为第一外延层)之间。在一实施例中，外延层104为具有第一导电型的外延层，例如是N型轻掺杂的外延层。外延层104的掺杂浓度大于外延层102的掺杂浓度，以形成双重外延结构。此双重外延结构可降低功率半导体元件1的导通阻抗。

如图1所示，有源区AR具有多个有源沟槽10。多个有源沟槽10配置在有源区AR的外延层104中(未示出)。有源沟槽10包括条状沟槽10a与环状沟槽10b。条状沟槽10a沿第一方向D1延伸且沿第二方向D2排列。如图1所示，环状沟槽10b环绕条状沟槽10a，以将条状沟槽10a的端部连接在一起。在一实施例中，条状沟槽10a以等距离的方式排列，而互相分离。在一实施例中，条状沟槽10a的至少一端面实质上是对齐的。在替代实施例中，有源沟槽10亦可只包括条状沟槽10a，而不具有环状沟槽10b。第一方向D1与第二方向D2相交。在一实施例中，第一方向D1垂直于第二方向D2。虽然图1与图2未示出，但在一些实施例中，各有源沟槽10中具有导电层与包围导电层的绝缘层，以形成沟槽栅极结构。

如图1所示，终端区TR具有三个终端沟槽20。终端区TR包括第一终端沟槽22、第二终端沟槽24以及第三终端沟槽26。第一终端沟槽22、第二终端沟槽24以及第三终端沟槽26彼此分离而不相连。第一终端沟槽22配置在终端区TR的外延层104中。第一终端沟槽22环绕有源区AR中的有源沟槽10，以形成封闭式的环形沟槽。如图1所示，第一终端沟槽22邻近有源区AR的有源沟槽10且与有源沟槽10彼此分离，而不相连。在本实施例中，有源沟槽10可用以当作元件沟槽(cell trench)以容纳沟槽栅极结构；而第一终端沟槽22、第二终端沟槽24以及第三终端沟槽26皆可用以容纳终端结构。虽然图1示出了三个终端沟槽20，但本实用新型不以此为限。在其他实施例中，终端区TR可仅包括两个终端沟槽20(例如第一终端沟槽22与第二终端沟槽24)。在替代实施例中，终端区TR亦可包括三个以上的终端沟槽20，例如是4个、5个或更多个终端沟槽20。

如图2所示，第一终端沟槽22中具有第一电极122与绝缘层118，以形成终端结构。绝缘层118环绕第一电极122，以电性绝缘第一电极122与外延层104。在一实施例中，第一电极122的材料包括掺杂多晶硅。绝缘层118的材料包括氧化硅。

如图1所示，第二终端沟槽24配置在终端区TR中且环绕第一终端沟槽22，以形成封闭式的环形沟槽。第三终端沟槽26配置在第一终端沟槽22与第二终端沟槽24之间，其亦形成封闭式的环形沟槽。

如图2所示，第二终端沟槽24中具有第二电极124与绝缘层118，以形成终端结构。在一实施例中，绝缘层118环绕第二电极124，以电性绝缘第二电极124与外延层104。相似地，第三终端沟槽26中具有第三电极126与绝缘层118，以形成终端结构。在一实施例中，绝缘层118环绕第三电极126，以电性绝缘第三电极126与外延层104。在一实施例中，第二电极124与第三电极126的材料分别包括掺杂多晶硅。绝缘层118的材料包括氧化硅。

如图1所示，本实用新型的功率半导体元件1更包括电阻元件30，耦接于源极S与漏极D之间。电阻元件30与第一电极122、第二电极124以及第三电极126电性连接，如图2所示。具体来说，电阻元件30可以是串联在一起的多个电阻R1、R2、R3、R4。第一电极122电性连接至电阻R1、R2之间的节点N1；第二电极124电性连接至电阻R3、R4之间的节点N2；第三电极126电性连接至电阻R2、R3之间的节点N3。在此配置下，即可利用电阻分压的方式，使第一电极122的电位V1、第二电极124的电位V2以及第三电极126的电位V3介于源极电位与漏极电位之间。如此一来，便可将终端区TR内的电力线平均分布，以减缓，甚至消除第三电极126的边缘处的电场扭曲现象，进而改善功率半导体元件1的击穿电压。

在一实施例中，如图2所示，第一电极122靠近源极S；而第二电极124靠近漏极D。因此，第一电极122的电位V1介于第二电极124的电位V2与源极电位之间。另外，第三电极126介于第一电极122与第二电极124之间。相似地，第三电极126的电位V3则介于第一电极122的电位V1与第二电极124的电位V2之间。也就是说，终端区TR中的沟槽电极的电位由源极S往漏极D的方向渐变。在本实施例中，终端区TR中的沟槽电极的电位由源极S往漏极D的方向增加。换言之，第二电极124的电位V2大于第三电极126的电位V3，且第三电极126的电位V3大于第一电极122的电位V1。但本实用新型的不以此为限。

在一实施例中，从上视角度来看，电阻元件30可以是线形，其沿着一螺旋形路径环绕终端区TR，如图1所示。第一电极122、第二电极124以及第三电极126可在不同线段处与电阻元件30相连。本实用新型可通过线形电阻元件30的长度来调整电阻R1、R2、R3、R4的电阻值。详细地说，当线形的电阻元件30的长度愈长，则其电阻值则愈高。在一实施例中，电阻元件30的材料可例如是掺杂多晶硅或非掺杂多晶硅。

图3是图1的线II-II’的剖面示意图。

请参照图3，请参照图4与图3，基本上，图3的功率半导体元件1a与图2的功率半导体元件1相似。上述两者不同之处在于：功率半导体元件1a更包括沟槽28配置在外延层104中。在一实施例中，沟槽28可与第一终端沟槽22、第二终端沟槽24以及第三终端沟槽26同时形成，但本实用新型不以此为限。在其他实施例中，沟槽28的底面可高于或低于第一终端沟槽22的底面、第二终端沟槽24的底面以及第三终端沟槽26的底面。另外，沟槽28与第二终端沟槽24之间的距离d可依元件的操作电压的需求来调整，本实用新型不以此为限。

如图3所示，沟槽28中具有导电层128与绝缘层118，以形成电阻元件30a。绝缘层118环绕导电层128，使得导电层128与外延层104电性隔离。在一实施例中，导电层128的材料可例如是掺杂多晶硅或非掺杂多晶硅。绝缘层118的材料包括氧化硅。另一方面，如图1所示，电阻元件30a沿着一螺旋形路径环绕第二终端沟槽24。在一实施例中，电阻元件30a可配置于终端区TR的***。但本实用新型不以此为限，在其他实施例中，电阻元件30a亦可配置于终端区TR中。另外，电阻元件30a(或导电层128)与第二终端沟槽24之间的距离d可依元件的操作电压的需求来调整，本实用新型不以此为限。此外，虽然图3的剖面上并未示出电阻元件30a(或导电层128)与第一电极122、第二电极124或是第三电极126电性连接，但在其他剖面上，电阻元件30a可在节点N1、N2、N3处分别与第一电极122、第二电极124以及第三电极126电性连接。

图4是图1的线II-II’的剖面示意图。

请参照图4与图3，基本上，图4的功率半导体元件1b与图3的功率半导体元件1a相似。上述两者不同之处在于：图4的功率半导体元件1b以具有第二导电型的掺杂区228来取代图3的电阻元件30a。也就是说，掺杂区228是一种电阻元件30b，其配置在外延层104中。在一实施例中，掺杂区228可以是P型掺杂区，其与外延层104具有不同导电型。虽然图4所示出的掺杂区228的底面高于第一终端沟槽22的底面、第二终端沟槽24的底面以及第三终端沟槽26的底面。但本实用新型不以此为限，另一方面，如图1所示，电阻元件30b可沿着一螺旋形路径环绕第二终端沟槽24。在一实施例中，电阻元件30b可配置于终端区TR的***。但本实用新型不以此为限，在其他实施例中，电阻元件30b亦可配置于终端区TR中。另外，虽然图4的剖面上并未示出电阻元件30b(或掺杂区228)与第一电极122、第二电极124或是第三电极126电性连接，但在其他剖面上，电阻元件30b可在节点N1、N2、N3处分别与第一电极122、第二电极124以及第三电极126电性连接。

图5是图1的线I-I’的剖面示意图。

请参照图5与图2，基本上，图5的功率半导体元件1c与图2的功率半导体元件1相似。上述两者不同之处在于：图5的功率半导体元件1c更包括介电层318、导电层328以及插塞320。具体来说，介电层318配置在外延层104上，其覆盖外延层104的顶面、第一电极122的顶面、第二电极124的顶面以及第三电极126的顶面。在一实施例中，介电层318的材料包括氧化硅。导电层328配置在介电层318上，其通过介电层318中的插塞320与第二电极124电性连接。在本实施例中，导电层328与插塞320的组合可以视为电阻元件30c，其配置在外延层104上，且与外延层104电性隔离。换言之，电阻元件30c与第一电极122、第二电极124以及第三电极126可配置在不同水平面。

在一实施例中，由于电阻元件30c配置在外延层104上，因此，电阻元件30c可经由布线(route)或内连线(interconnect)的方式配置在终端区TR的外延层104上，更甚至是在有源区AR的外延层104上。另外，虽然图5所示出的插塞320仅配置在导电层328与第二电极124之间，藉此电性连接导电层328与第二电极124。但在其他剖面上，仍有其他插塞(未示出)配置在导电层328与第一电极122或第三电极126之间。在此情况下，插塞320可视为节点N2。

综上所述，本实用新型通过双重外延结构来降低功率半导体元件的导通阻抗。另外，再将终端区中的至少两个沟槽电极的电位介于源极电位以及漏极电位之间，藉此减缓，甚至消除终端区中的沟槽电极的边缘处的电场扭曲现象，从而改善功率半导体元件的击穿电压。如此一来，本实用新型的功率半导体元件可在一定的元件尺寸下具有良好的元件特性

虽然本实用新型已以实施例揭示如上，然其并非用以限定本实用新型，任何所属技术领域中技术人员，在不脱离本实用新型的精神和范围内，当可作些许的更改与润饰，故本实用新型的保护范围当视申请专利范围所界定的为准。

Claims (10)

1.一种功率半导体元件，其特征在于，包括：

基底，定义有有源区与终端区，所述终端区围绕所述有源区；

第一外延层，配置在所述有源区与所述终端区的所述基底上；以及

第二外延层，配置在所述基底与所述第一外延层之间；

其中所述第二外延层中包括：

第一终端沟槽，具有第一电极，其配置在所述终端区中且邻近所述有源区；以及

第二终端沟槽，具有第二电极，配置在所述终端区中，其中所述第一电极的电位与所述第二电极的电位介于源极电位与漏极电位之间。

2.根据权利要求1所述的功率半导体元件，其特征在于，所述第一电极的所述电位介于所述第二电极的所述电位与所述源极电位之间。

3.根据权利要求1所述的功率半导体元件，其特征在于，还包括第三终端沟槽，具有第三电极，配置在所述第一终端沟槽与所述第二终端沟槽之间，其中所述第三电极的电位介于所述第一电极的所述电位与所述第二电极的所述电位之间。

4.根据权利要求1所述的功率半导体元件，其特征在于，还包括电阻元件，配置在源极与漏极之间，电性连接所述第一电极以及所述第二电极。

5.根据权利要求4所述的功率半导体元件，其特征在于，所述电阻元件为串联在一起的多个电阻，所述第一电极以及所述第二电极分别电性连接所述多个电阻之间的节点。

6.根据权利要求4所述的功率半导体元件，其特征在于，所述电阻元件为线形，环绕所述终端区。

7.根据权利要求4所述的功率半导体元件，其特征在于，所述电阻元件配置在所述第一外延层中的沟槽中。

8.根据权利要求4所述的功率半导体元件，其特征在于，所述电阻元件为导电层，配置于所述第一外延层上，其中所述导电层与所述第一外延层电性隔离。

9.根据权利要求4所述的功率半导体元件，其特征在于，所述电阻元件为位于所述第一外延层中的掺杂区，所述掺杂区杂区的导电型与所述第一外延层的导电型不同。

10.根据权利要求1所述的功率半导体元件，其特征在于，所述第一外延层的掺杂浓度大于所述第二外延层的掺杂浓度。