TW201301526A - 半導體二極體 - Google Patents
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Abstract
本發明揭示一種半導體二極體。該半導體二極體包括：一半導體基底，其具有第一導電型的一輕摻雜區；具有與第一導電型相反的第二導電型的一第一重摻雜區，位於輕摻雜區內；具有第一導電型的一第二重摻雜區，位於輕摻雜區內，且與第一重摻雜區直接接觸；一第一金屬矽化物層，位於半導體基底上，且與第一重摻雜區直接接觸；一第二金屬矽化物層，位於半導體基底上，且與第二重摻雜區直接接觸，其中第二金屬矽化物層與第一金屬矽化物層隔開。
Description
本發明係有關於一種半導體裝置，特別是有關於一種可減少功率損失的半導體二極體。
半導體二極體為熟習的電子元件，其限制了電荷載子的流動方向。半導體二極體容許一電流往一預定的方向流動，且實質阻擋通往相反於預定的方向的電流。在沒有二極體的情形下，大部份的電子裝置無法進行操作。
大部份慣用的半導體二極體為p-n接面二極體，其由半導體材料所構成，例如矽、砷化鎵(GaAs)或碳化矽(SiC)，其內具有雜質元素，用以調整其操作特性。p-n接面二極體係廣泛使用於低電壓開關、電源供應器、電源轉換器及相關應用。在熟習技藝中，當在陰極(n側)側施加正電壓、在陽極(p-側)側施加負電壓時，上述p-n接面二極體會阻擋電流直至陰極電壓高到足以發生崩潰。在反向偏壓(reverse bias)的操作模式中，從陰極至陽極的電流非常低，且稱其為漏電流。當在陽極側施加正電壓、在陰極側施加負電壓時，稱此操作模式為正向偏壓(forward bias)(二極體的跨電壓稱之為正向偏壓電壓)。從陽極至陰極的電流隨著正向偏壓電壓的增加而增加。因電流上升的作用，當達到閾值電壓(threshold voltage)(或稱為導通電壓(turn on voltage))時，二極體將切換至導通狀態(ON state)。而超過導通電壓時，電流將會明顯增加。
通常二極體所需的導通電壓約為0.7伏特左右，且二極體的功率損失與正向偏壓電壓成正比。在許多家用電子裝置中，例如電視機或微波爐等等，係使用家用電壓來供電，因此可忍受(tolerate)電路中二極體的功率損失。然而，對於使用電池供電的電子裝置來說，例如筆記型電腦、手機或數位相機等等則無法忍受上述功率損失，其原因在於上述功率損失會直接縮短電池壽命，進而影響到電子裝置的可用性(usability)。由於半導體裝置的尺寸持續的縮小而積體電路中的裝置密度持續的增加，因此積體電路中功率損失的問題變得更為嚴重。
因此，有必要尋求一種新的半導體二極體設計，其能夠改善上述的問題。
有鑒於此，本發明之目的在於提供改良式的半導體二極體，以有效的減輕半導體二極體的功率損失，從而改善積體電路中功率損失的問題。
為達到上述目的，根據本發明之一實施例，提供一種半導體二極體。半導體二極體包括：一半導體基底，其具有第一導電型的一輕摻雜區；一第一重摻雜區，位於該輕摻雜區內，且具有與該第一導電型相反的一第二導電型；具有該第一導電型的一第二重摻雜區，位於該輕摻雜區內，且與該第一重摻雜區直接接觸；一第一金屬矽化物層，位於該半導體基底上，且與該第一重摻雜區直接接觸；一第二金屬矽化物層，位於該半導體基底上，且與該第二重摻雜區直接接觸，其中該第二金屬矽化物層與該第一金屬矽化物層隔開。
本發明所提出之半導體二極體可降低半導體二極體的重摻雜區的接觸電阻，進而能夠有效的減少半導體二極體的功率損失，從而改善積體電路中功率損失的問題。
以下說明包含了本發明實施例之製作與目的。然而，可輕易了解以下說明在於闡明本發明實施例之製做與使用，並非用於限定本發明的範圍。在圖式及內文中，相同或相似的部件係使用相同或相似的標號。再者，為了圖式的簡化與便利性，圖式中部件的外形及厚度得以放大。另外，未繪示或未揭露於圖式及內文中的部件係熟習技藝中慣用的部件。
請參照第1A及1B圖，其分別為根據本發明一實施例之半導體二極體10之平面示意圖以及沿第1A圖中1B-1B’線之剖面示意圖。在本實施例中，半導體二極體10可以實現為例如一p-n接面二極體。半導體二極體10包括一半導體基底100。半導體基底100可包括矽或其他三族、四族及/或五族元素。可透過例如佈植製程(implant process)或其他習用摻雜製程，於半導體基底100內形成具有第一導電型(例如，n型或p型)的一輕摻雜井區(其也稱為輕摻雜區或井區)102。在本實施例中，半導體基底100可具有與輕摻雜區102的第一導電型相反的第二導電型。舉例來說，半導體基底100的第二導電型為p型，而輕摻雜井區102的第一導電型為n型。再者，可透過佈植磷或砷於半導體基底100內而形成輕摻雜井區102。在另一實施例中，可透過在半導體基底100上成長一磊晶(epitaxial)半導體層，接著對其進行n型雜質佈植製程而形成輕摻雜井區102。
一隔離結構103形成於半導體基底100的輕摻雜井區102內，以在其中限定出一主動區(active area)OD。在本實施例中，可使用淺溝槽隔離結構(shallow trench isolation,STI)作為隔離結構103，然而在其他實施例中，也可使用習知的局部矽氧化結構(local oxidation of silicon,LOCOS)。
一第一重摻雜區104，其具有與半導體基底100相同的第二導電型，以及一第二重摻雜區105，其具有與輕摻雜井區102相同的第一導電型，分別形成於輕摻雜井區102內且對應於主動區OD，其中第二重摻雜區105與第一重摻雜區104直接接觸，以形成半導體二極體10的p-n接面，且第一重摻雜區104與第二重摻雜區105二者被由隔離結構103所形成的一環狀體所環繞，如第1A圖所示。在本實施例中，第一重摻雜區104與第二重摻雜區105可透過進行不同的離子佈值製程而形成。
一第一金屬矽化物層106以及一第二金屬矽化物層108設置於半導體基底100的輕摻雜井區102上，且分別與第一重摻雜區104及第二重摻雜區105直接接觸。在一實施例中，第一金屬矽化物層106及第二金屬矽化物層108可包括鎳矽化物。另外，在其他實施例中，第一金屬矽化物層106及第二金屬矽化物層108可包括適當的其他金屬矽化物，例如鈦矽化物、鈷矽化物、鉭矽化物、鉑矽化物或其組合。
可透過習知矽化製程而形成第一金屬矽化物層106及第二金屬矽化物層108。舉例來說，可在形成任何金屬矽化物層之前，在半導體基底100上沉積一抗氧化保護(resist protective oxide,RPO)層(未繪示)，接著可選擇性去除位於需進行矽化製程之處的抗氧化保護層。一金屬層(未繪示)選擇性形成於輕摻雜井區102上，形成金屬層之處對應於主動區OD且其未被抗氧化保護層所覆蓋。可對金屬層進行高溫退火製程(high temperature annealing process)，使金屬層與下方的半導體基底100發生反應，而分別形成與第一重摻雜區104直接接觸的第一金屬矽化物層106及與第二重摻雜區105直接接觸的第二金屬矽化物層108。最後，去除抗氧化保護層，使第一金屬矽化物層106與第二金屬矽化物層108隔開。
在半導體基底100上設置一內層介電(interlayer dielectric,ILD)層110(未繪示於第1A圖中)，其可包括氧化物、氮化物、氮氧化物或其組合或低介電材料(low k material)，諸如氟矽玻璃(fluorinated silicate glass,FSG)、摻雜碳的氧化物(carbon doped oxide)、甲基矽酸鹽類(methyl silsequioxane,MSQ)、含氫矽酸鹽類(hydrogen silsequioxane,HSQ)、或氟四乙基矽酸鹽(fluorine tetra-ethyl-orthosilicate,FTEOS)。內層介電層110可透過化學氣相沉積(chemical vapor deposition,CVD)、低壓化學氣相沉積(low pressure CVD,LPCVD)、電漿增強化學氣相沉積(plasma enhanced CVD,PECVD)、高密度電漿化學氣相沉積(high density plasma CVD,HDPCVD)、或其他習知沉積技術形成之。
一第一金屬接觸窗(metal contact)112與一第二金屬接觸窗114設置於內層介電層110內，且分別與第一金屬矽化物層106及第二金屬矽化物層108直接接觸，用以提供電性連接，其中第一金屬接觸窗112與第二金屬接觸窗114作為半導體二極體10的接線端(terminal)。在一實施例中，第一金屬接觸窗112與第二金屬接觸窗114可包括鎢金屬，然而在其他實施例中也可使用適當的其他金屬，諸如鋁、銅或其合金。可透過對內層介電層110進行導通洞(via hole)蝕刻製程，接著在導通洞內填入金屬而形成第一金屬接觸窗112與第二金屬接觸窗114。在內層介電層110上設置複數個金屬層(未繪示)，且分別電性連接至第一金屬接觸窗112與第二金屬接觸窗114，以將半導體二極體10電性連接至其他半導體裝置或電路(未繪示)。
根據上述實施例，由於金屬接觸窗與金屬矽化物層(其導電率高於半導體二極體的重摻雜區的導電率)直接接觸，因此可降低半導體二極體的重摻雜區的接觸電阻，進而減少半導體二極體的功率損失。再者，由於位於金屬接觸窗與對應的重摻雜區之間的金屬矽化物層，可減輕金屬/半導體界面(interface)因製作接觸窗期間發生過蝕刻所引起的損害，因此可增加半導體二極體的可靠度及穩定性。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10．．．半導體二極體
100．．．半導體基底
102．．．輕摻雜區/輕摻雜井區
103．．．隔離結構
104．．．第一重摻雜區
105．．．第二重摻雜區
106．．．第一金屬矽化物層
108．．．第二金屬矽化物層
110．．．內層介電層
112．．．第一金屬接觸窗
114．．．第二金屬接觸窗
OD．．．主動區
第1A圖係根據本發明一實施例之半導體二極體之平面示意圖；及
第1B圖係沿第1A圖中1B-1B’線之剖面示意圖。
10．．．半導體二極體
100．．．半導體基底
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106．．．第一金屬矽化物層
108．．．第二金屬矽化物層
110．．．內層介電層
112．．．第一金屬接觸窗
114．．．第二金屬接觸窗
OD．．．主動區
Claims (10)
- 一種半導體二極體，包括：一半導體基底，具有一第一導電型的一輕摻雜區；一第一重摻雜區，位於該輕摻雜區內，且具有與該第一導電型相反的一第二導電型；一第二重摻雜區，位於該輕摻雜區內且與該第一重摻雜區直接接觸，其具有該第一導電型；一第一金屬矽化物層，位於該半導體基底上，且與該第一重摻雜區直接接觸；一第二金屬矽化物層，位於該半導體基底上，且與該第二重摻雜區直接接觸，其中該第二金屬矽化物層與該第一金屬矽化物層隔開。
- 如申請專利範圍第1項所述之半導體二極體，更包括一隔離結構，位於該半導體基底內，且環繞該第一重摻雜區及該第二重摻雜區。
- 如申請專利範圍第2項所述之半導體二極體，其中該隔離結構為淺溝槽隔離結構。
- 如申請專利範圍第1項所述之半導體二極體，更包括：一第一金屬接觸窗與該第一金屬矽化物層直接接觸；以及一第二金屬接觸窗與該第二金屬矽化物層直接接觸。
- 如申請專利範圍第4項所述之半導體二極體，其中該第一金屬接觸窗及該第二金屬接觸窗包括鎢金屬。
- 如申請專利範圍第1項所述之半導體二極體，其中該第一金屬矽化物層及該第二金屬矽化物層包括鎳矽化物。
- 如申請專利範圍第1項所述之半導體二極體，其中該第一導電型為n型，且該第二導電型為p型。
- 如申請專利範圍第1項所述之半導體二極體，其中該第一導電型為p型，且該第二導電型為n型。
- 如申請專利範圍第1項所述之半導體二極體，更包括：一內層介電層，位於該半導體基底上；以及一第一金屬接觸窗與一第二金屬接觸窗，設置於該內層介電層內，且分別與該第一金屬矽化物層及該第二金屬矽化物層直接接觸。
- 如申請專利範圍第9項所述之半導體二極體，該內層介電層包括氧化物、氮化物、氮氧化物或其組合或低介電材料。
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