CN205595339U - 一种集成肖特基二极管的SiC沟槽型MOSFET器件 - Google Patents
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Abstract
本实用新型提供一种集成肖特基二极管的SiC沟槽型MOSFET器件，所述器件包括：1)沟槽型MOSFET：N+衬底及其上的N‑漂移层，所述N‑漂移层包含彼此隔离的有N+源区的P阱；所述P阱外侧的U型沟道，所述U型沟道表面有氧化层，其内有栅极；所述栅极及部分N+源区上为隔离层；正面为源极及背面为漏极；2)肖特基二极管：所述N‑漂移层内的所述P阱间的N‑漂移层与所述源极金属形成的肖特基接触。本实用新型通过在沟槽型SiCMOSFET中引入肖特基二极管，在器件工作时，起续流二极管的作用，提高了电路工作的效率与可靠性，降低了电路制作成本。
Description
技术领域
本实用新型涉及一种半导体器件，具体涉及一种集成肖特基二极管的SiC沟槽型MOSFET器件。
背景技术
碳化硅(SiC)是继第一代半导体材料硅、锗和第二带半导体材料砷化镓、磷化铟后发展起来的第三代半导体材料，碳化硅材料的宽禁带是硅和砷化镓的2～3倍，使得半导体器件能在相当高的温度下(500℃以上)工作且具有发射蓝光的能力；其高击穿电场比硅和砷化镓均要高一个数量级，决定了半导体器件的高压、大功率性能；其高的饱和电子漂移速度和低介电常数决定了器件的高频、高速工作性能；碳化硅的导热率是硅的3.3倍，砷化镓的10倍，意味着其导热性能好，可以大大提高电路的集成度，减少冷却散热***，从而减少整机的体积。因此随着碳化硅材料和器件工艺的不断完善，部分Si领域被碳化硅所替代指日可待。碳化硅具有宽带隙、高临界击穿场强、高的热导率、高的电子饱和飘逸速率等特点，特别适合大功率、高电压电力电子器件，因此成为当前电力电子领域的研究热点。
SiC基功率器件的理论最高工作电压范围大于10kV，高于硅基绝缘栅双极型晶体管(IGBT)器件的工作电压；作为单极性器件，其开关速度快于双极型的硅基IGBT，所需外延层更是由于SiC十倍于硅基的临界击穿电场而减小，因此被视为替代硅基IGBT器件的理想选择。
对于可控开关型的电力电子器件如：IGBT、金属氧化层半导体场效应晶体管(MOSFET)等，其在应用时，往往与二极管反并联以在电路中起续流作用，如附图1所示的功率IGBT与二极管反并联的电路示意图。硅基IGBT一般是将反并联的二极管同时封装成为功率模块，而硅基MOSFET则由于P阱与漂移区自然形成了反并联二极管，因此不需额外增加二极管来并联封装。
SiC基MOSFET虽然也具有自然形成的反并联二极管，但是由于SiC的禁带宽度高，其PN结二极管的开启电压高，达到3V左右，当使用SiC MOSFET内部的反并联二极管时，会大大的增加电路中的功耗；同时，由于SiC材料中的基矢面位错会由于PN结的工作诱导出层错，因此，采用其内部PN结二极管作反并联二极管会影响器件的可靠性。使用SiC MOSFET器件时，一般需要在其外部反并联SiC肖特基二极管，但是这样会增加器件的制作成本。
发明内容
本实用新型的目的是提供一种集成肖特基器件的碳化硅沟槽型MOSFET，克服现有技术存在的上述缺陷，通过在沟槽型SiC MOSFET中引入肖特基二极管，在器件工作时，起续流二极管的作用，提高了电路工作的效率与可靠性，降低了电路制作成本。
为了达到上述目的，本实用新型采用以下技术方案：
一种集成肖特基二极管的SiC沟槽型MOSFET器件，所述器件包括：
1)沟槽型MOSFET：
N+衬底及其上的N-漂移层，所述N-漂移层包含彼此隔离的有N+源区的P阱；
所述P阱外侧的U型沟道，所述U型沟道表面有氧化层，其内有栅极；
所述栅极及部分所述N+源区上为隔离层；
正面为源极及背面为漏极；
2)肖特基二极管：所述N-漂移层内的所述P阱间的N-漂移层与所述源极金属形成的肖特基接触。
所述的器件的第一优选技术方案，所述肖特基二极管为续流二极管。
所述的器件的第二优选技术方案，所述N+衬底的电阻率为0.015～0.02欧姆厘米。
所述的器件的第三优选技术方案，所述N-漂移层的厚度为10～500μm，其掺杂浓度为1×1014～5×1015cm-3。
所述的器件的第四优选技术方案，所述P阱间的距离为1～3μm，其阱深为1～3μm。
所述的器件的第五优选技术方案，所述N+源区的宽度和深度均小于所述P阱。
所述的器件的第六优选技术方案，所述U型沟道的深度为4～10μm。
所述的器件的第七优选技术方案，所述氧化层的厚度为50～150μm。
所述的器件的第八优选技术方案，所述隔离层的厚度为15～50μm。
所述的器件的第九优选技术方案，所述栅极为n型或p型简并掺杂的多晶硅。
一种所述的集成肖特基二极管的SiC沟槽型MOSFET器件的制造方法，所述方法包括如下步骤：
1)在N+衬底外延N-漂移层表面制作掩膜并图形化，注入杂质形成P阱；
2)在所述P阱表面制作掩膜并图形化，掺杂形成N+源区；
3)于所述N-漂移层上制作掩膜并图形化，刻蚀SiC形成U型沟道；
4)在所述沟道内表面沉积氧化层；
5)在所述具有氧化层的沟道内填充多晶硅poly，形成栅极；
6)于所述栅极及部分所述N+源区上淀积隔离层；
7)在所述漂移层正面和所述衬底背面淀积金属，分别形成源极和漏极。
与最接近的现有技术比，本实用新型具有如下有益效果：
1)本实用新型碳化硅沟槽型MOSFET的源极在P阱之间与外延层形成肖特基接触，形成的肖特基二极管在器件工作时，起续流二极管的作用，提高了电路工作的效率与可靠性；
2)本实用新型的集成器件避免了SiC MOSFET中的PN结作为续流二极管时，SiC PN结开启电压高引起的电路转换效率低的问题；
3)本实用新型的SiC肖特基二极管为单极器件，避免了PN结工作时引起的BPD位错增大，器件可靠性降低的问题；
4)本实用新型的SiC肖特基二极管与SiC MOSFET的集成制备，降低了器件制作的材料与工艺成本。
附图说明
图1：IGBT与二极管反并联的电路示意图；
图2：N+衬底上形成N-漂移层的剖面图；
图3：N-漂移层离子注入形成P阱的剖面图；
图4：P阱内离子注入形成N+源区的剖面图；
图5：P阱外侧刻蚀形成U型沟道的剖面图；
图6：沟道底部和侧壁形成氧化膜的剖面图；
图7：沟道内填充多晶硅poly的剖面图；
图8：N-漂移层上沉积隔离层的剖面图；
图9：光刻部分隔离层后的剖面图；
图10：正面沉积金属形成源极的剖面图；
图11：背面沉积金属形成漏极的剖面图。
具体实施方式
下面结合实例对本实用新型进行详细的说明，本实用新型并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本实用新型的保护范围内。
实施例1
首先在N+衬底上外延生成N-漂移层，该漂移层的厚度为12μm，掺杂浓度为2×1015cm-3。N+衬底的电阻率为0.015-0.02欧姆厘米。
然后在N-漂移层上的掩膜版光刻出需要掺杂的图形，进行P阱的离子注入工艺，各P阱之间的距离为1μm，P阱深为1μm。该部分用来与金属形成肖特基接触。
接着，利用掩膜版光刻出N+源区图形，进行N+源区的离子注入工艺，N+源区的深度小于P阱，为0.5μm，宽度也小于P阱。
接着，利用掩膜版光刻出栅槽(U型沟道)图形，采用反应离子刻蚀(RIE)或感应耦合等离子体刻蚀(ICP)形成沟槽，沟道深度5μm。
接着，在沟槽底部和侧壁形成氧化膜，厚度为100nm。
接着，在沟槽内填充多晶硅poly。
接着，通过等离子增强化学气相沉积(PECVD)生长一层Si3N4作为隔离层，隔离层厚度为20nm。
接着，通过光刻，曝露出除栅极和部分N+源区的其他部位，如图9所示。
接着，在正面沉积金属，形成肖特基接触，作为源极电极。
最后，在背面沉积金属，形成欧姆接触，作为漏极电极。
实施例2
首先在N+衬底上外延生成N-漂移层，该漂移层的厚度为15μm.掺杂浓度为1×1015cm-3。N+衬底的电阻率为0.015-0.02欧姆厘米。
然后在N-漂移层上的掩膜版光刻出需要掺杂的图形，进行P阱的离子注入工艺，各P阱之间的距离为1.5μm，P阱深为1μm。该部分用来与金属形成肖特基接触。
接着，利用掩膜版光刻出N+源区图形，进行N+源区的离子注入工艺，N+源区的深度小于P阱，为0.5μm，宽度也小于P阱。
接着，利用掩膜版光刻出栅槽(U型沟道)图形，采用反应离子刻蚀(RIE)或感应耦合等离子体刻蚀(ICP)形成沟槽，沟道深度7μm。
接着，在沟槽底部和侧壁形成氧化膜，厚度为100nm。
接着，在沟槽内填充多晶硅poly。
接着，等离子增强化学气相沉积(PECVD)生长一层Si3N4作为隔离层，隔离层厚度为30nm。
接着，通过光刻，曝露出除栅极和部分N+源区的其他部位，如图9所示。
接着，在正面沉积金属，形成肖特基接触，作为源极电极。
最后，在背面沉积金属，形成欧姆接触，作为漏极电极。
实施例3
首先在N+衬底上外延生成N-漂移层，该漂移层的厚度为50μm，掺杂浓度为8×1014cm-3。N+衬底的电阻率为0.015-0.02欧姆厘米。
然后在N-漂移层上的掩膜版光刻出需要掺杂的图形，进行P阱的离子注入工艺，各P阱之间的距离为1.5μm，P阱深为1.5μm。该部分用来与金属形成肖特基接触。
接着，利用掩膜版光刻出N+源区图形，进行N+源区的离子注入工艺，N+源区的深度小于P阱，为0.5μm，宽度也小于P阱。
接着，利用掩膜版光刻出栅槽(U型沟道)图形，采用反应离子刻蚀(RIE)或感应耦合等离子体刻蚀(ICP)形成沟槽，沟道深度10μm。
接着，在沟槽底部和侧壁形成氧化膜，厚度为100nm。
接着，在沟槽内填充多晶硅poly。
接着，等离子增强化学气相沉积(PECVD)生长一层Si3N4作为隔离层，隔离层厚度为20nm。
接着，通过光刻，曝露出除栅极和部分N+源区的其他部位，如图9所示。
接着，在正面沉积金属，形成肖特基接触，作为源极电极。
最后，在背面沉积金属，形成欧姆接触，作为漏极电极。
实施例4
首先在N+衬底上外延生成N-漂移层，该漂移层的厚度为100μm，掺杂浓度为5×1014cm-3。N+衬底的电阻率为0.015-0.02欧姆厘米。
然后在N-漂移层上的掩膜版光刻出需要掺杂的图形，进行P阱的离子注入工艺，各P阱之间的距离为2μm，P阱深为2μm。该部分用来与金属形成肖特基接触。
接着，利用掩膜版光刻出N+源区图形，进行N+源区的离子注入工艺，N+源区的深度小于P阱，为0.5μm，宽度也小于P阱。
接着，利用掩膜版光刻出栅槽(U型沟道)图形，采用反应离子刻蚀(RIE)或感应耦合等离子体刻蚀(ICP)形成沟槽，沟道深度10μm。
接着，在沟槽底部和侧壁形成氧化膜，厚度为100nm。
接着，在沟槽内填充多晶硅poly。
接着，等离子增强化学气相沉积(PECVD)生长一层Si3N4作为隔离层，隔离层厚度为20nm。
接着，通过光刻，曝露出除栅极和部分N+源区的其他部位，如图9所示。
接着，在正面沉积金属，形成肖特基接触，作为源极电极。
最后，在背面沉积金属，形成欧姆接触，作为漏极电极。
实施例5
首先在N+衬底上外延生成N-漂移层，该漂移层的厚度为112μm，掺杂浓度为7×10-14cm-3。N+衬底的电阻率为0.015-0.02欧姆厘米。
然后在N-漂移层上的掩膜版光刻出需要掺杂的图形，进行P阱的离子注入工艺，各P阱之间的距离为1.5μm，P阱深为2μm。该部分用来与金属形成肖特基接触。
接着，利用掩膜版光刻出N+源区图形，进行N+源区的离子注入工艺，N+源区的深度小于P阱，为0.5μm，宽度也小于P阱。
接着，利用掩膜版光刻出栅槽(U型沟道)图形，采用反应离子刻蚀(RIE)或感应耦合等离子体刻蚀(ICP)形成沟槽，沟道深度10μm。
接着，在沟槽底部和侧壁形成氧化膜，厚度为100nm。
接着，在沟槽内填充多晶硅poly。
接着，等离子增强化学气相沉积(PECVD)生长一层Si3N4作为隔离层，隔离层厚度为20nm。
接着，通过光刻，曝露出除栅极和部分N+源区的其他部位，如图9所示。
接着，在正面沉积金属，形成肖特基接触，作为源极电极。
最后，在背面沉积金属，形成欧姆接触，作为漏极电极。
最后应当说明的是：以上实施例仅用以说明本实用新型的技术方案而非对其限制，尽管参照上述实施例对本实用新型进行了详细的说明，所属领域的普通技术人员应当理解：依然可以对本实用新型的具体实施方式进行修改或者等同替换，而未脱离本实用新型精神和范围的任何修改或者等同替换，其均应涵盖在本实用新型的权利要求范围当中。
Claims (10)
1.一种集成肖特基二极管的SiC沟槽型MOSFET器件，其特征在于，所述器件包括：
沟槽型MOSFET：
N+衬底及其上的N-漂移层，所述N-漂移层包含彼此隔离的有N+源区的P阱；
所述P阱外侧的U型沟道，所述U型沟道表面有氧化层，其内有栅极；
所述栅极及部分所述N+源区上为隔离层；
正面为源极及背面为漏极；
肖特基二极管：所述N-漂移层内的所述P阱间的N-漂移层与所述源极金属形成的肖特基接触。
2.根据权利要求1所述的一种集成肖特基二极管的SiC沟槽型MOSFET器件，其特征在于，所述肖特基二极管为续流二极管。
3.根据权利要求1所述的一种集成肖特基二极管的SiC沟槽型MOSFET器件，其特征在于，所述N+衬底的电阻率为0.015～0.02欧姆厘米。
4.根据权利要求1所述的一种集成肖特基二极管的SiC沟槽型MOSFET器件，其特征在于，所述N-漂移层的厚度为10～500μm，其掺杂浓度为1×1014～5×1015cm-3。
5.根据权利要求1所述的一种集成肖特基二极管的SiC沟槽型MOSFET器件，其特征在于，所述P阱间的距离为1～3μm，其阱深为1～3μm。
6.根据权利要求1所述的一种集成肖特基二极管的SiC沟槽型MOSFET器件，其特征在于，所述N+源区的宽度和深度均小于所述P阱。
7.根据权利要求1所述的一种集成肖特基二极管的SiC沟槽型MOSFET器件，其特征在于，所述U型沟道的深度为4～10μm。
8.根据权利要求1所述的一种集成肖特基二极管的SiC沟槽型MOSFET器件，其特征在于，所述氧化层的厚度为50～150μm。
9.根据权利要求1所述的一种集成肖特基二极管的SiC沟槽型MOSFET器件，其特征在于，所述隔离层的厚度为15～50μm。
10.根据权利要求1所述的一种集成肖特基二极管的SiC沟槽型MOSFET器件，其特征在于，所述栅极为n型或p型简并掺杂的多晶硅。
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |