CN205485709U - 一种无需运算放大器的带隙基准电路 - Google Patents
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Abstract
本实用新型公开一种无需运算放大器的带隙基准电路,其包括顺次电性连接的基准启动电路和带隙基准电路。基准启动电路用于消除基准电路的简并点,保证带隙基准电路能正常启动工作;带隙基准电路通过合理设计晶体管(NMOS和PMOS)尺寸、电阻R2和R3的比值及四个三极管的规格性能实现输出稳定的基准电压,且该基准电压不受温度及电源电压VDD变化的影响。采用本实用新型所述的带隙基准电路,无需使用运算放大器,避免由于电路采用运算放大器,容易造成电路运行的稳定性问题,而需要额外考虑采用频率补偿电路解决电路稳定性等问题,大大简化了电路结构,增强电路的稳定性及实用性。
Description
技术领域
本实用新型涉及无线充电领域,具体是一种无需运算放大器的带隙基准电路。
背景技术
基准电压源作为IC设计中重要的电路单元之一,它已经广泛应用于各种模拟集成电路、数字集成电路和数模混合集成电路,如A/D、D/A转换器、LDO稳压器和锁相环(PLL)等***。随着半导体产业的迅速发展,现今对基准电压源有更高的要求,要求它具有功耗低、不受温度影响、电源抑制比低、输出噪声小,稳定性好等特点。而获得稳定的电源电压,就必须先提供稳定的基准参考电压,所以基准电压电路的设计就相当重要和关键。
传统的基准电压电路包含一个运算放大器,产生不受温度及工艺等影响的基准电压。具体工作过程参见图1,该电路通过运放OP钳制a,b点电压相等,产生具有正温特性的PTAT电流,并通过MP2和MP3的镜像,将该PTAT电流镜像给MP3支路,接着,该电流通过电阻R2转变为电压,并与晶体管QN3基极与发射极电压差VBE(具有负温度特性)相加,可得到与温度无关的基准电压。该电路得到的基准电压性能受运算放大器的失调电压、电源抑制比、增益等严重影响,虽然可以通过合理设计运算放大器得到很好的性能,但是该电路中采用的运算放大器不仅引入了新的噪声和功耗,而且容易造成电路运行的稳定性问题,需要额外考虑采用频率补偿电路解决电路稳定性问题,大大增加了设计难度。
实用新型内容
因此,为了解决上述技术问题,获得功耗低、不受温度影响、电源抑制比低、输出噪声小、稳定性好的电源电压,本实用新型提出一种新型的带隙基准电路,无需使用运算放大器,避免电路由于采用运算放大器容易造成电路运行稳定性差的问题,从而需要额外考虑采用频率补偿电路解决电路稳定性等问题,本新型的带隙基准电路大大简化了电路结构,增强了电路的稳定性及实用性,很好的解决了现有技术之不足。
为了解决上述技术问题,本实用新型所采用的技术方案是,
一种无需运算放大器的带隙基准电路,包括顺次电性连接的基准启动电路和带隙基准电路;所述基准启动电路包括第一电阻R1、NMOS管MN1、NMOS管MN2、NMOS管MN3及PMOS管MP1;所述第一电阻R1的输入端与电源电压VDD及PMOS管MP1的源极连接;所述第一电阻R1的输出端与NMOS管MN3的栅极及NMOS管MN1漏极连接,所述NMOS管MN1的源极接地;所述NMOS管MN1的栅极与NMOS管MN2的栅极及漏极连接;所述NMOS管MN2的源极接地;所述PMOS管MP1的漏极与NMOS管MN2的栅极及漏极连接;所述PMOS管MP1的栅极与NMOS管MN3的漏极及所述带隙基准电路连接;所述NMOS管MN3的源极及所述带隙基准电路连接。所述基准启动电路用于消除基准电路的简并点,保证带隙基准电路能正常启动工作。
所述带隙基准电路包括PMOS管MP2、PMOS管MP3、PMOS管MP4、PMOS管MP5、NMOS管MN4、NMOS管MN5、NMOS管MN6、第一NPN三极管QN1、第二NPN三极管QN2、第三NPN三极管QN3、第四NPN三极管QN4、电阻R2及电阻R3;所述PMOS管MP2的源极与PMOS管MP1的源极、电阻R1的输入端、PMOS管MP3的源极、PMOS管MP4的源极、PMOS管MP5的源极及电源电压VDD连接;所述PMOS管MP2的栅极与PMOS管MP1的栅极、NMOS管MN3的漏极、PMOS管MP4的栅极、PMOS管MP5的栅极、PMOS管MP3的栅极和漏极及NMOS管MN5的漏极连接;所述PMOS管MP2的漏极与NMOS管MN4的漏极和栅极及NMOS管MN5的栅极连接;所述NMOS管MN4的漏极与栅极连接;所述NMOS管MN4栅极与NMOS管MN5的栅极连接;所述NMOS管MN4的漏极与第一NPN三极管QN1集电极和基极及第二NPN三极管QN2的基极连接;所述第一NPN三极管QN1集电极和基极与第二NPN三极管QN2的基极连接;所述第一NPN三极管QN1的发射极与第三NPN三极管QN3的发射极、NMOS管MN3的源极及电阻R2的输入端连接;所述电阻R2的输出端与NMOS管MN1的源极、NMOS管MN2的源极、所述第二NPN三极管QN2的发射极及所述第四NPN三极管QN4的发射极连接,并接地;所述PMOS管MP3的源极与PMOS管MP1的源极、电阻R1的输入端、PMOS管MP2的源极、PMOS管MP4的源极、PMOS管MP5的源极及电源电压VDD连接;所述PMOS管MP3的栅极和漏极连接;所述栅极和漏极与PMOS管MP2的栅极、PMOS管MP1的栅极、NMOS管MN3的漏极、PMOS管MP4的栅极、PMOS管MP5的栅极及NMOS管MN5的漏极连接;所述NMOS管MN5的栅极与所述NMOS管MN4的漏极和栅极连接;所述NMOS管MN5的源极与所述第三NPN三极管QN3的集电极连接;所述第三NPN三极管QN3的基极与NMOS管MN6的源极及第二NPN三极管QN2的集电极连接;所述第三NPN三极管QN3的发射极与NMOS管MN3的源极、第一NPN三极管QN1的发射极及电阻R2的输入端连接;所述PMOS管MP4的源极与PMOS管MP1的源极、电阻R1的输入端、PMOS管MP2的源极、PMOS管MP3的源极、PMOS管MP5的源极及电源电压VDD连接;所述PMOS管MP4的栅极与PMOS管MP2的栅极、PMOS管MP1的栅极、NMOS管MN3的漏极、PMOS管MP5的栅极及PMOS管MP3的栅极和漏极连接;所述PMOS管MP4的漏极与NMOS管MN6的栅极和漏极连接;所述NMOS管MN6的源极与第三NPN三极管QN3的基极与第二NPN三极管QN2的集电极连接;所述第二NPN三极管QN2的基极与第一NPN三极管QN1的集电极和基极连接;所述第二NPN三极管QN2的发射极与电阻R2的输出端、NMOS管MN1的源极、NMOS管MN2的源极及所述第四NPN三极管QN4的发射极连接,并接地;所述PMOS管MP5的源极与PMOS管MP4的源极、PMOS管MP1的源极、电阻R1的输入端、PMOS管MP2的源极、PMOS管MP3的源极及电源电压VDD连接;所述PMOS管MP5的栅极与PMOS管MP4的栅极、PMOS管MP2的栅极、PMOS管MP1的栅极、NMOS管MN3的漏极及PMOS管MP3的栅极和漏极连接;所述PMOS管MP5的漏极与电阻R3的输入端及所述带隙基准电路的输出端连接,输出基准电压VREF;所述R3的输出端与第四NPN三极管QN4的基极和集电极连接;所述第四NPN三极管QN4的发射极与所述第二NPN三极管QN2的发射极、电阻R2的输出端、NMOS管MN1的源极及NMOS管MN2的源极连接,并接地。
所述带隙基准电路通过合理设计晶体管(NMOS和PMOS)尺寸、两个电阻的比值及四个三极管的规格性能实现输出稳定的基准电压,且该基准电压不受温度及电源电压VDD变化的影响。其中,三极管的规格性能包括三极管的发射区面积和三极管基极、发射极电压差特性。
作为优选方式,所述PMOS管MP1、PMOS管MP2、PMOS管MP4和PMOS管MP5的宽长比相等,所述PMOS管MP3的宽长比是PMOS管MP1的宽长比的2倍,设定PMOS管MPn的宽长比为(W/L)┐MPn,其中,n=1,2,3,4,5;则
(W/L)MP1:(W/L)MP2:(W/L)MP3:(W/L)MP4:(W/L)MP5=1:1:2:1:1。
作为优选方式,所述NMOS管MN4和NMOS管MN6的宽长比相等,所述NMOS管MN5的宽长比是NMOS管MN4的宽长比的2倍,设定NMOS管MNy的宽长比为(W/L)MNy,其中,y=4,5,6;则(W/L)MN4:(W/L)MN5:(W/L)MN6=1:2:1。
作为优选方式,所述第二NPN三极管QN2与第四NPN三极管QN4的发射区面积相等,所述第三NPN三极管QN3的发射区面积是第二NPN三极管QN2发射区面积的两倍,所述第一NPN三极管QN1的发射区面积是第二NPN三极管QN2发射区面积的N倍,其中N为大于1的正整数,设定第xNPN三极管的发射区面积为AEX,其中x=1,2,3,4;则AE1:AE2:AE3:AE4=N:1:2:1,其中N为大于1的正整数。
作为优选方式,所述第四NPN三极管QN4的基极、发射极电压差为负温度系数。
本实用新型采用上述方案,与现有技术相比,具有如下有益效果:
1、本实用新型通过合理设计电路结构(例如其中的晶体管(NMOS和PMOS)尺寸、两个电阻的比值及四个三极管的规格性能)获得功耗低、不受温度影响、电源抑制比低、输出噪声小,稳定性好的基准电压,且该基准电压不受温度及电源电压VDD变化的影响;
2、本实用新型采用所述的带隙基准电路,无需使用运算放大器,避免由于电路采用运算放大器,容易造成电路运行的稳定性问题,而需要额外考虑采用频率补偿电路解决电路稳定性等问题,大大简化了电路结构,增强电路的稳定性及实用性。
附图说明
图1为背景技术中的基准电压电路;
图2为本实用新型实施例1的基准电压电路。
具体实施方式
现结合附图和具体实施方式对本实用新型进一步说明。
参见图2,本实用新型的一种无需运算放大器的带隙基准电路,包括顺次电性连接的基准启动电路100和带隙基准电路200。基准启动电路100用于消除基准电路的简并点,保证带隙基准电路能正常启动工作;带隙基准电路200通过合理设计晶体管(NMOS和PMOS)尺寸、两个电阻的比值及四个三极管的规格性能实现输出稳定的基准电压,且该基准电压不受温度及电源电压VDD变化的影响。三极管的规格性能包括三极管的发射区面积和三极管基极、发射极电压差等特性。
其中,作为一个具体的方案,参见图2,基准启动电路包括第一电阻R1、NMOS管MN1、NMOS管MN2、NMOS管MN3及PMOS管MP1;第一电阻R1的输入端与电源电压VDD及PMOS管MP1的源极连接;第一电阻R1的输出端与NMOS管MN3的栅极及NMOS管MN1漏极连接,NMOS管MN1的源极接地;NMOS管MN1的栅极与NMOS管MN2的栅极及漏极连接;NMOS管MN2的源极接地;PMOS管MP1的漏极与NMOS管MN2的栅极及漏极连接;PMOS管MP1的栅极与NMOS管MN3的漏极及带隙基准电路连接;NMOS管MN3的源极及带隙基准电路连接。
带隙基准电路包括PMOS管MP2、PMOS管MP3、PMOS管MP4、PMOS管MP5、NMOS管MN4、NMOS管MN5、NMOS管MN6、第一NPN三极管QN1、第二NPN三极管QN2、第三NPN三极管QN3、第四NPN三极管QN4、电阻R2及电阻R3;PMOS管MP2的源极与PMOS管MP1的源极、电阻R1的输入端、PMOS管MP3的源极、PMOS管MP4的源极、PMOS管MP5的源极及电源电压VDD连接;PMOS管MP2的栅极与PMOS管MP1的栅极、NMOS管MN3的漏极、PMOS管MP4的栅极、PMOS管MP5的栅极、PMOS管MP3的栅极和漏极及NMOS管MN5的漏极连接;PMOS管MP2的漏极与NMOS管MN4的漏极和栅极及NMOS管MN5的栅极连接;NMOS管MN4的漏极与栅极连接;NMOS管MN4栅极与NMOS管MN5的栅极连接;NMOS管MN4的漏极与第一NPN三极管QN1集电极和基极及第二NPN三极管QN2的基极连接;第一NPN三极管QN1集电极和基极与第二NPN三极管QN2的基极连接;第一NPN三极管QN1的发射极与第三NPN三极管QN3的发射极、NMOS管MN3的源极及电阻R2的输入端连接;电阻R2的输出端与NMOS管MN1的源极、NMOS管MN2的源极、第二NPN三极管QN2的发射极及第四NPN三极管QN4的发射极连接,并接地;PMOS管MP3的源极与PMOS管MP1的源极、电阻R1的输入端、PMOS管MP2的源极、PMOS管MP4的源极、PMOS管MP5的源极及电源电压VDD连接;PMOS管MP3的栅极和漏极连接;栅极和漏极与PMOS管MP2的栅极、PMOS管MP1的栅极、NMOS管MN3的漏极、PMOS管MP4的栅极、PMOS管MP5的栅极及NMOS管MN5的漏极连接;NMOS管MN5的栅极与NMOS管MN4的漏极和栅极连接;NMOS管MN5的源极与第三NPN三极管QN3的集电极连接;第三NPN三极管QN3的基极与NMOS管MN6的源极及第二NPN三极管QN2的集电极连接;第三NPN三极管QN3的发射极与NMOS管MN3的源极、第一NPN三极管QN1的发射极及电阻R2的输入端连接;PMOS管MP4的源极与PMOS管MP1的源极、电阻R1的输入端、PMOS管MP2的源极、PMOS管MP3的源极、PMOS管MP5的源极及电源电压VDD连接;PMOS管MP4的栅极与PMOS管MP2的栅极、PMOS管MP1的栅极、NMOS管MN3的漏极、PMOS管MP5的栅极及PMOS管MP3的栅极和漏极连接;PMOS管MP4的漏极与NMOS管MN6的栅极和漏极连接;NMOS管MN6的源极与第三NPN三极管QN3的基极与第二NPN三极管QN2的集电极连接;第二NPN三极管QN2的基极与第一NPN三极管QN1的集电极和基极连接;第二NPN三极管QN2的发射极与电阻R2的输出端、NMOS管MN1的源极、NMOS管MN2的源极及第四NPN三极管QN4的发射极连接,并接地;PMOS管MP5的源极与PMOS管MP4的源极、PMOS管MP1的源极、电阻R1的输入端、PMOS管MP2的源极、PMOS管MP3的源极及电源电压VDD连接;PMOS管MP5的栅极与PMOS管MP4的栅极、PMOS管MP2的栅极、PMOS管MP1的栅极、NMOS管MN3的漏极及PMOS管MP3的栅极和漏极连接;PMOS管MP5的漏极与电阻R3的输入端及带隙基准电路的输出端连接,输出基准电压VREF;R3的输出端与第四NPN三极管QN4的基极和集电极连接;第四NPN三极管QN4的发射极与第二NPN三极管QN2的发射极、电阻R2的输出端、NMOS管MN1的源极及NMOS管MN2的源极连接,并接地。
本实施例中,PMOS管MP1、PMOS管MP2、PMOS管MP4和PMOS管MP5的宽长比相等,PMOS管MP3的宽长比是PMOS管MP1的宽长比的2倍,设定PMOS管MPn的宽长比为(W/L)MPn,其中,n=1,2,3,4,5;则:
(W/L)MP1:(W/L)MP2:(W/L)MP3:(W/L)MP4:(W/L)MP5=1:1:2:1:1。
另外,NMOS管MN4和NMOS管MN6的宽长比相等,NMOS管MN5的宽长比是NMOS管MN4的宽长比的2倍,设定NMOS管MNy的宽长比为(W/L)-MNy,其中,y=4,5,6;则(W/L)MN4:(W/L)MN5:(W/L)MN6=1:2:1。
第二NPN三极管QN2与第四NPN三极管QN4的发射区面积相等,第三NPN三极管QN3的发射区面积是第二NPN三极管QN2发射区面积的两倍,第一NPN三极管QN1的发射区面积是第二NPN三极管QN2发射区面积的N倍,其中N为大于1的正整数,设定第xNPN三极管的发射区面积为AEX,其中x=1,2,3,4;则AE1:AE2:AE3:AE4=N:1:2:1,其中N为大于1的正整数。
第四NPN三极管QN4的基极、发射极电压差为负温度系数。
具体实现时,本实用新型的一种无需运算放大器的带隙基准电路的实现过程如下:参见图2,基准启动电路100,其作用是消除基准电路的简并点,保证基准电路能正常启动工作,其工作原理为当电源电压VDD上电时,电源电压VDD通过第一电阻R1将a点电位拉高,则NMOS管MN3导通,此时,带隙基准电路中的PMOS管MP2和PMOS管MP3两条支路中有电流流过,即带隙基准电路开始工作。通过PMOS管MP2和PMOS管MP1的镜像,可知PMOS管MP1和NMOS管MN2支路中有电流流过,从而,NMOS管MN1导通,并将a点电位拉低,此时,NMOS管MN3截止,则基准启动电路100停止工作,而带隙基准电路200脱离基准启动电路100并开始正常工作。
具体带隙基准电路工作过程说明如下:
由于PMOS管MP1、PMOS管MP2、PMOS管MP4和PMOS管MP5的宽长比相等,PMOS管MP3的宽长比是PMOS管MP1的宽长比的2倍,即(W/L)MP1:(W/L)MP2:(W/L)MP3:(W/L)MP4:(W/L)MP5=1:1:2:1:1;则:
IMP2:IMP3:IMP4:IMP5=1:2:1:1(1);
设定第三NPN三极管QN3的作用是保证流入QN1和QN2的集电极电流相等,IB,QNn,IC,QNn分别是第n个NPN的基极电流和集电极电流,则:
IMP2=IC,QN1+IB,QN1+IB,QN2(2);
IMP4=IC,QN2+IB,QN3(3);
设定所选四个NPN三极管的电流增益β相等,且β远大于1,由于,NPN三极管的电流增益且一般β远大于1,即IC要远大于IB,则有:
IMP2≈IC,QN1=β*IB,QN1 (4)
IMP4≈IC,QN2=β*IB,QN2 (5)
IMP3=IC,QN3=β*IB,QN3 (6)
由(1)(4)(5)(6)可得第一NPN三极管QN1、第二NPN三极管QN2、和第三NPN三极管QN3的基极电流的关系如下:
2IB,QN1=2IB,QN2=IB,QN3 (7)
由式(1)(2)(3)(7)可得IC,QN1=IC,QN2 (8)
则有
式中,VBE2是第二NPN三极管QN2的基极发射极电压差,VBE1是第一NPN三极管QN1的基极发射极电压差,VT=kT/q为热电压,显正温特性,k为玻尔兹曼常数,q为电荷量;IS1,IS2分别为第一NPN三极管QN1和第二NPN三极管QN2的集电极饱和电流。
由于第一NPN三极管QN1和第二NPN三极管QN2的发射区面积比AE1:AE2=N:1,则
IS1:IS2=AE1:AE2=N:1 (10)
将式子(8)(10)代入到(9)中,可得
VR2=VTlnN (11)
又由式(1)可得
因此,可以得到基准电压:
式中,VBE4是第四NPN三极管QN4的基极发射极电压差。
从式(12)可知,由于VBE4为负温度系数(即第四NPN三极管QN4的发射结正向压降,随温度上升会降低)呈负温特性,而热电压VT呈正温特性,因此,通过调节电阻R2和R3的比值及第一NPN三极管QN1和第二NPN三极管QN2的发射区面积比,实现具有负温特性的第四NPN三极管基极、发射极电压差VBE4与具有正温特性电压VT相互抵消温度因素影响,可得到功耗低、不受温度影响、电源抑制比低、输出噪声小,稳定性好的基准电压,且该基准电压不受温度及电源电压VDD变化的影响。
综上,本实用新型的电路不需要采用运放,同样可以得到与温度及电源电压无关的带隙基准电压,避免采用运放的电路,由于担心电路运行的稳定性,而另外考虑频率补偿问题,大大简化了电路结构,增强电路的稳定性。
尽管结合优选实施方案具体展示和介绍了本实用新型,但所属领域的技术人员应该明白,在不脱离所附权利要求书所限定的本实用新型的精神和范围内,在形式上和细节上可以对本实用新型做出各种变化,均为本实用新型的保护范围。
Claims (6)
1.一种无需运算放大器的带隙基准电路,其特征在于:包括顺次电性连接的基准启动电路和带隙基准电路;所述基准启动电路包括第一电阻R1、NMOS管MN1、NMOS管MN2、NMOS管MN3及PMOS管MP1;所述第一电阻R1的输入端与电源电压VDD及PMOS管MP1的源极连接;所述第一电阻R1的输出端与NMOS管MN3的栅极及NMOS管MN1漏极连接,所述NMOS管MN1的源极接地;所述NMOS管MN1的栅极与NMOS管MN2的栅极及漏极连接;所述NMOS管MN2的源极接地;所述PMOS管MP1的漏极与NMOS管MN2的栅极及漏极连接;所述PMOS管MP1的栅极与NMOS管MN3的漏极及所述带隙基准电路连接;所述NMOS管MN3的源极及所述带隙基准电路连接。
2.根据权利要求1所述的一种无需运算放大器的带隙基准电路,其特征在于:所述带隙基准电路包括PMOS管MP2、PMOS管MP3、PMOS管MP4、PMOS管MP5、NMOS管MN4、NMOS管MN5、NMOS管MN6、第一NPN三极管QN1、第二NPN三极管QN2、第三NPN三极管QN3、第四NPN三极管QN4、电阻R2及电阻R3;所述PMOS管MP2的源极与PMOS管MP1的源极、电阻R1的输入端、PMOS管MP3的源极、PMOS管MP4的源极、PMOS管MP5的源极及电源电压VDD连接;所述PMOS管MP2的栅极与PMOS管MP1的栅极、NMOS管MN3的漏极、PMOS管MP4的栅极、PMOS管MP5的栅极、PMOS管MP3的栅极和漏极及NMOS管MN5的漏极连接;所述PMOS管MP2的漏极与NMOS管MN4的漏极和栅极及NMOS管MN5的栅极连接;所述NMOS管MN4的漏极与栅极连接;所述NMOS管MN4栅极与NMOS管MN5的栅极连接;所述NMOS管MN4的漏极与第一NPN三极管QN1集电极和基极及第二NPN三极管QN2的基极连接;所述第一NPN三极管QN1集电极和基极与第二NPN三极管QN2的基极连接;所述第一NPN三极管QN1的发射极与第三NPN三极管QN3的发射极、NMOS管MN3的源极及电阻R2的输入端连接;所述电阻R2的输出端与NMOS管MN1的源极、NMOS管MN2的源极、所述第二NPN三极管QN2的发射极及所述第四NPN三极管QN4的发射极连接,并接地;所述PMOS管MP3的源极与PMOS管MP1的源极、电阻R1的输入端、PMOS管MP2的源极、PMOS管MP4的源极、PMOS管MP5的源极及电源电压VDD连接;所述PMOS管MP3的栅极和漏极连接;所述栅极和漏极与PMOS管MP2的栅极、PMOS管MP1的栅极、NMOS管MN3的漏极、PMOS管MP4的栅极、PMOS管MP5的栅极及NMOS管MN5的漏极连接;所述NMOS管MN5的栅极与所述NMOS管MN4的漏极和栅极连接;所述NMOS管MN5的源极与所述第三NPN三极管QN3的集电极连接;所述第三NPN三极管QN3的基极与NMOS管MN6的源极及第二NPN三极管QN2的集电极连接;所述第三NPN三极管QN3的发射极与NMOS管MN3的源极、第一NPN三极管QN1的发射极及电阻R2的输入端连接;所述PMOS管MP4的源极与PMOS管MP1的源极、电阻R1的输入端、PMOS管MP2的源极、PMOS管MP3的源极、PMOS管MP5的源极及电源电压VDD连接;所述PMOS管MP4的栅极与PMOS管MP2的栅极、PMOS管MP1的栅极、NMOS管MN3的漏极、PMOS管MP5的栅极及PMOS管MP3的栅极和漏极连接;所述PMOS管MP4的漏极与NMOS管MN6的栅极和漏极连接;所述NMOS管MN6的源极与第三NPN三极管QN3的基极与第二NPN三极管QN2的集电极连接;所述第二NPN三极管QN2的基极与第一NPN三极管QN1的集电极和基极连接;所述第二NPN三极管QN2的发射极与电阻R2的输出端、NMOS管MN1的源极、NMOS管MN2的源极及所述第四NPN三极管QN4的发射极连接,并接地;所述PMOS管MP5的源极与PMOS管MP4的源极、PMOS管MP1的源极、电阻R1的输入端、PMOS管MP2的源极、PMOS管MP3的源极及电源电压VDD连接;所述PMOS管MP5的栅极与PMOS管MP4的栅极、PMOS管MP2的栅极、PMOS管MP1的栅极、NMOS管MN3的漏极及PMOS管MP3的栅极和漏极连接;所述PMOS管MP5的漏极与电阻R3的输入端及所述带隙基准电路的输出端连接,输出基准电压VREF;所述R3的输出端与第四NPN三极管QN4的基极和集电极连接;所述第四NPN三极管QN4的发射极与所述第二NPN三极管QN2的发射极、电阻R2的输出端、NMOS管MN1的源极及NMOS管MN2的源极连接,并接地。
3.根据权利要求2所述的一种无需运算放大器的带隙基准电路,其特征在于:所述PMOS管MP1、PMOS管MP2、PMOS管MP4和PMOS管MP5的宽长比相等,所述PMOS管MP3的宽长比是PMOS管MP1的宽长比的2倍,设定PMOS管MPn的宽长比为其中,n=1,2,3,4,5;则:(W/L)MP1:(W/L)MP2:(W/L)MP3:(W/L)MP4:(W/L)MP5=1:1:2:1:1。
4.根据权利要求2所述的一种无需运算放大器的带隙基准电路,其特征在于:所述NMOS管MN4和NMOS管MN6的宽长比相等,所述NMOS管MN5的宽长比是NMOS管MN4的宽长比的2倍,设定NMOS管MNy的宽长比为(W/L)MNy,其中,y=4,5,6;则(W/L)MN4:(W/L)MN5:(W/L)MN6=1:2:1。
5.根据权利要求2所述的一种无需运算放大器的带隙基准电路,其特征在于:所述第二NPN三极管QN2与第四NPN三极管QN4的发射区面积相等,所述第三NPN三极管QN3的发射区面积是第二NPN三极管QN2发射区面积的两倍,所述第一NPN三极管QN1的发射区面积是第二NPN三极管QN2发射区面积的N倍,其中N为大于1的正整数,设定第xNPN三极管的发射区面积为AEX,其中x=1,2,3,4;则AE1:AE2:AE3:AE4=N:1:2:1,其中N为大于1的正整数。
6.根据权利要求2所述的一种无需运算放大器的带隙基准电路,其特征在于:所述第四NPN三极管QN4的基极、发射极电压差为负温度系数。
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