CN204633753U - 基于hmc835宽带低相噪低杂散跳频源 - Google Patents

Abstract

本实用新型公开了一种基于HMC835宽带低相噪低杂散跳频源，其输出信号频率范围较宽，达到100MHz~4.1GHz，采用Delta-sigma调制技术改善了分数杂散性能，使得输出信号的杂散较小；采用100MHz恒温晶振作为参考输入信号，***有良好的相位噪声。整机的性能优良成本低，具有较高的性价比，满足常用频段测试要求，包括电子侦察与对抗、广播电视、半导体、无线通信***，此外还可用于高校教学方面的使用。

Description

基于HMC835宽带低相噪低杂散跳频源

技术领域

本实用新型涉及电子侦察与对抗、广播电视、半导体、无线通信、及高校教学等信号测试。

背景技术

当前对频率源提出了越来越高的要求，主要表现在高频率、低相噪、低杂散、小步进、宽频带、小体积等方面。频率合成技术作为***实现高性能指标的关键技术之一，包括四种合成方式：直接模拟式频率合成、锁相频率合成(PLL)、直接数字式频率合成(DDS)和混合式频率合成(DDS+PLL)，由于使用锁相频率合成(PLL)技术杂散性能与相位噪声性能较好，可实现的工作频带宽，因此我们采用锁相频率合成技术。

实用新型内容

本实用新型目的是基于HMC835宽带低相噪低杂散跳频源，其输出信号频率范围较宽，达到100MHz～4.1GHz，其中100MHz～2.05GHz射频信号由压控振荡器VCO分频输出产生，2.05GHz～4.1G的射频信号由压控振荡器VCO基频输出产生；采用Delta-sigma调制技术改善了分数杂散性能，使得输出信号的杂散较小；采用100MHz的恒温晶振作为参考输入信号，***有良好的相位噪声。满足常用频段测试要求，包括电子侦察与对抗、广播电视、半导体、无线通信***，此外还可用于高校教学方面的使用。

本实用新型的采用的技术方案如下：

一种基于HMC835宽带低相噪低杂散跳频源，包含硬件***和嵌入式软件***；其特征在于：所述的硬件***包括参考信号源、锁相频率合成器PLL、控制板、电源板，所述参考信号源采用恒温晶振，所述锁相频率合成器PLL采用锁相芯片HMC835，所述锁相芯片HMC835内部电路包括鉴相器、环路滤波器、压控振荡器VCO以及分频器，所述分频器包括输出分频器和N倍分频器；所述的嵌入式软件***包含CPU及***接口；所述参考信号源的输出信号输入到锁相频率合成器PLL的鉴相器中，所述鉴相器的输出端和压控振荡器VCO的输入端之间设有环路滤波器，所述压控振荡器VCO的输出端设有输出分频器和N倍 分频器，所述输出分频器可以分频VCO产生的射频信号，所述N倍分频器输出至鉴相器；所述电源板给锁相频率合成器PLL提供+15V、+5V和+3.3V电压。所述+15V、+5V由电源板经过滤波后直接给锁相环电路供电。+3.3V由+5V经稳压产生；各+5V电源之间用磁珠进行隔离，各+3.3V电源间也采用磁珠进行隔离；所述控制板上的CPU通过SPI串口对HMC835芯片进行配置，所述SPI串口采用开放模式。

所述的环路滤波器为四阶有源滤波器。

本实用新型工作时：选用100MHz恒温晶振作为参考输入信号，采用HMC835锁相芯片产生100MHz～4.1GHz的射频信号，其中100MHz～2.05GHz射频信号由VCO分频输出产生，2.05GHz～4.1GHz的射频信号由VCO基频输出产生；锁相环接收来自控制板的控制信号，通过对HMC835的内部寄存器进行配置，产生所需频点，跳频时，只要改变HMC835内部寄存器的整数寄存器和小数寄存器即可。所述的通过HMC835锁相芯片产生100MHz～4.1GHz的射频信号相位噪声低，全带宽内可达-95dBc/Hz10KHz；杂散小，杂散抑制≤-60dBc；分辨率高可达6Hz；跳频时间≤100μs。

本实用新型的有益效果：

本实用新型针对用户的实际测量需求，采用高稳定度的恒温晶振、高性能的集成锁相芯片HMC835产生了大带宽，低相噪，低杂散的跳频信号，此跳频源由于电路的结构设计简单，体积较小，且功耗也非常小，极大地降低了用户测量成本。

附图说明

图1为基于HMC835宽带低相噪低杂散跳频源原理框图。

图2为基于HMC835宽带低相噪低杂散跳频源环路滤波器原理图。

具体实施方式

参见图1一种基于HMC835宽带低相噪低杂散跳频源，包含硬件***和嵌入式软件***；其特征在于：所述的硬件***包括参考信号源、锁相频率合成器PLL、控制板、电源板，所述参考信号源采用恒温晶振，所述锁相频率合成器PLL采用锁相芯片HMC835，所述锁相芯片HMC835内部电路包括鉴相器、环路滤波器、压控振荡器VCO以及分频器，所述分频器包括输出分频器和N倍分频器； 所述的嵌入式软件***包含CPU及***接口；所述参考信号源的输出信号输入到锁相频率合成器PLL的鉴相器中，所述鉴相器的输出端和压控振荡器VCO的输入端之间设有环路滤波器，所述压控振荡器VCO的输出端设有输出分频器和N倍分频器，所述输出分频器可以分频VCO产生的射频信号，所述N倍分频器输出至鉴相器；所述电源板给锁相频率合成器PLL提供+15V、+5V和+3.3V电压。所述+15V、+5V由电源板经过滤波后直接给锁相环电路供电。+3.3V由+5V经稳压产生；各+5V电源之间用磁珠进行隔离，各+3.3V电源间也采用磁珠进行隔离；所述控制板上的CPU通过SPI串口对HMC835芯片进行配置，所述SPI串口采用开放模式。

1参考源的选型 

本***采用100MHz恒温晶振作为参考输入信号，使得输出信号的频率稳定度很高；同时减小了分频比，***的相位噪声得到较大提高。

2锁相频率合成器PLL

锁相频率合成器PLL设计时环路滤波器是关键部分。环路滤波器处于鉴相器和压控振荡器VCO之间，可以滤除来自晶振的噪声，鉴相器本身的输出噪声和载频分量，滤除杂散，还可以滤除来自压控振荡器VCO的噪声，但最重要的是建立起环路的动态特性。滤波器设计时带宽需要折中考虑。带宽小，可降低近端相噪，环路锁定时间长。带宽大，环路锁定时间短，但会引入参考杂散。本***采用四阶有源滤波器。电路如图2所示。

3电源设计与软件实现

为了获得较好的相位噪声，对***的供电设计要注意。***供电包括+15V、+5V和+3.3V，+15V、+5V由电源板经过滤波后直接给锁相环电路供电。+3.3V由+5V经稳压产生。各+5V电源之间用磁珠进行隔离，各+3.3V电源间也果用磁珠进行隔离。

所述HMC835寄存器较多，配置起来比较复杂。我们使用控制板上的CPU通过SPI串口对HMC835进行配置，SPI串口采用开放模式，这样可以减少配置时间，进一步减小跳频时间。利用SCLK上升沿将数据、寄存器地址、芯片地址码依次通过SDI送给PLL内部的移位寄存器后，令SEN变为高电平将移位寄存器中的数据锁存至相应锁存器中，锁相环进入相应频率锁定过程。跳频时，改变 频点只需改变整数寄存器和小数寄存器即可。

Claims (6)

1.一种基于HMC835宽带低相噪低杂散跳频源，包含硬件***和嵌入式软件***，其特征在于：所述的硬件***包括参考信号源、锁相频率合成器PLL、控制板、电源板，所述参考信号源采用恒温晶振，所述锁相频率合成器PLL采用锁相芯片HMC835，所述锁相芯片HMC835内部电路包括鉴相器、环路滤波器、压控振荡器VCO以及分频器，所述分频器包括输出分频器和N倍分频器；所述的嵌入式软件***包含CPU及***接口；所述参考信号源的输出信号输入到锁相频率合成器PLL的鉴相器中，所述鉴相器的输出端和压控振荡器VCO的输入端之间设有环路滤波器，所述压控振荡器VCO的输出端设有输出分频器和N倍分频器，所述输出分频器分频压控振荡器VCO产生的射频信号，所述N倍分频器输出至鉴相器；所述控制板上的CPU通过SPI串口对HMC835芯片进行配置。

2.根据权利要求1所述的一种基于HMC835宽带低相噪低杂散跳频源，其特征在于：所述电源板给锁相频率合成器PLL提供+15V、+5V和+3.3V电压；所述+15V、+5V由电源板经过滤波后直接给锁相环电路供电；所述+3.3V由+5V经稳压产生；所述各+5V电源之间用磁珠进行隔离，所述各+3.3V电源间也采用磁珠进行隔离。

3.根据权利要求1所述的一种基于HMC835宽带低相噪低杂散跳频源，其特征在于：所述SPI串口采用开放模式。

4.根据权利要求1所述的一种基于HMC835宽带低相噪低杂散跳频源，其特征在于：所述的恒温晶振产生100MHz的参考输入信号，通过HMC835锁相芯片产生100MHz～4.1GHz的射频信号。

5.根据权利要求4所述的一种基于HMC835宽带低相噪低杂散跳频源，其特征在于：所述的通过HMC835锁相芯片产生100MHz～4.1GHz的射频信号相位噪声低，全带宽内可达-95dBc/Hz10KHz；杂散小，杂散抑制≤-60dBc；分辨率高可达6Hz；跳频时间≤100μs。

6.根据权利要求1所述的一种基于HMC835宽带低相噪低杂散跳频源，其特征在于：所述的环路滤波器为四阶有源滤波器。