CN108809305B

CN108809305B - 一种减小射频信号源杂散的方法和射频信号源

Info

Publication number: CN108809305B
Application number: CN201810411043.7A
Authority: CN
Inventors: 郑翠翠; 吉韩涛; 邓智炜
Original assignee: Shenzhen Siglent Technologies Co Ltd
Current assignee: Shenzhen Siglent Technologies Co Ltd
Priority date: 2018-05-02
Filing date: 2018-05-02
Publication date: 2021-10-08
Anticipated expiration: 2038-05-02
Also published as: CN108809305A

Abstract

一种减小射频信号源杂散的方法和射频信号源，该方法包括：根据VCO的输出频率和PLL的鉴相频率范围确定PLL的分频比区间，PLL的分频比为整数；计算分频比区间内每一分频比对应的鉴相频率，并根据该分频比对应的鉴相频率确定该分频比对应的参考输入频率；根据该参考输入频率确定DDS的频率控制字及对应的杂散；根据该杂散和预设规则从分频比对应的参考输入频率中确定出PLL的参考输入频率，以使杂散落入PLL的环路带宽外；将确定出的PLL的参考输入频率作为DDS的输出频率配置给DDS。由于PLL的参考输入频率是根据DDS的杂散分布规律和使杂散落入PLL的环路带宽外的预设规则确定出的，使得DDS激励PLL时可避免DDS的杂散落入PLL的环路带宽内，从而提高射频信号的质量。

Description

一种减小射频信号源杂散的方法和射频信号源

技术领域

本发明涉及射频信号源技术领域，具体涉及一种减小射频信号源杂散的方法和射频信号源。

背景技术

射频信号源是一种集多参数为一体的综合型测量仪器，可以输出一定范围内的射频信号，常用于校准频谱分析仪、调制度分析仪、功率计、频率计、射频毫伏表、高频数字示波器等众多射频无线电测量仪器。

射频信号源可以是由直接数字式频率合成器(Direct Digital Synthesizer，DDS)构成的信号源，其基本原理是在频率控制字的作用下得到不同的相位，通过相位读出波形数据，最后经过数字模拟转换和滤波后输出频率合成；其频率分辨率高且切换频率的速度较快，但是杂散较多，且不能输出较高的频率。射频信号源也可以是由锁相环(PhaseLocked Loop，PLL)构成的信号源，通过高稳定的参考振荡器锁定，可以提供一系列频率稳定的高频信号；但其工作模式一般是Δ-Σ小数模式，因而也会产生难以消除的小数杂散。基于DDS和PLL的特点，目前，较常使用的是DDS结合PLL的方式，可以将DDS和时钟混频后作为参考激励输入给PLL，但在采用该方式产生射频信号时，由于DDS自身存在较多的杂散，当DDS的杂散和时钟的谐波混频时将会带来更多的杂散，难以保证PLL的带宽内完全没有杂散落入；当这些杂散信号刚好落入PLL的环路带宽内时，PLL将无法消除这些杂散信号，使得这些杂散信号在输出端被放大而严重影响射频信号的质量。

发明内容

本申请提供一种减小射频信号源杂散的方法和射频信号源，以在采用DDS激励PLL的方式产生射频信号时，避免DDS的杂散落入PLL的环路带宽内，提高射频信号的质量。

根据第一方面，一种实施例中提供一种减小射频信号源杂散的方法，包括：

根据压控振荡器的输出频率和锁相环的鉴相频率范围确定锁相环的分频比区间，所述锁相环的分频比为整数；

计算所述分频比区间内的每一个分频比对应的鉴相频率；

根据所述分频比对应的鉴相频率确定出所述分频比对应的参考输入频率；

根据所述分频比对应的参考输入频率确定直接数字频率合成器的频率控制字和所述频率控制字对应的杂散；

根据所述频率控制字对应的杂散和预设规则从所述分频比对应的参考输入频率中确定出锁相环的参考输入频率，以使杂散落入所述锁相环的环路带宽外；

将确定出的锁相环的参考输入频率作为直接数字频率合成器的输出频率配置给所述直接数字频率合成器。

根据第二方面，一种实施例中提供一种射频信号源，包括：

直接数字频率合成器；

锁相环，所述锁相环的参考输入频率为所述直接数字频率合成器的输出频率，所述锁相环的分频比为整数；

压控振荡器，所述压控振荡器的输入端与所述锁相环的输出端相连；

输出分频电路，连接于所述压控振荡器的输出端，用于拓宽所述压控振荡器的输出频率范围；

处理器，用于根据所述压控振荡器的输出频率和所述锁相环的鉴相频率范围确定所述锁相环的分频比区间，计算所述分频比区间内的每一个分频比对应的鉴相频率，根据所述分频比对应的鉴相频率确定出所述分频比对应的参考输入频率，根据所述分频比对应的参考输入频率确定所述直接数字频率合成器的频率控制字和所述频率控制字对应的杂散，根据所述频率控制字对应的杂散和预设规则从所述分频比对应的参考输入频率中确定出锁相环的参考输入频率，以使杂散落入所述锁相环的环路带宽外，将确定出的锁相环的参考输入频率作为所述直接数字频率合成器的输出频率配置给所述直接数字频率合成器。

依据上述实施例的减小射频信号源杂散的方法和射频信号源，首先，通过压控振荡器的输出频率和PLL的鉴相频率范围确定PLL的分频比区间，并计算每一个分频比对应的鉴相频率，其中，PLL工作在整数模式下，可避免小数锁相环带来的杂散；接着，根据分频比对应的鉴相频率确定出该分频比对应的参考输入频率，再由该分频比对应的参考输入频率确定DDS的频率控制字和该频率控制字对应的杂散，得到DDS的杂散分布规律；然后，根据DDS的杂散分布规律和使杂散落入PLL的环路带宽外的预设规则从分频比对应的参考输入频率中确定出PLL的参考输入频率；由于得到了DDS的杂散分布规律，且PLL的参考输入频率是根据使该杂散落入PLL的环路带宽外的预设规则确定出的，这时，在将确定出的PLL的参考输入频率作为DDS的输出频率配置给DDS，使DDS激励PLL来产生射频信号时，便可以避免DDS的杂散落入PLL的环路带宽内，从而提高了射频信号源产生的射频信号的质量。

附图说明

图1为一种实施例中射频信号源的结构示意图；

图2为一种实施例中减小射频信号源杂散的方法；

图3为一种具体实施例中射频信号源的结构示意图；

图4为一种具体实施例中输出分频电路的结构示意图；

图5为一种具体实施例中减小射频信号源杂散的方法。

具体实施方式

下面通过具体实施方式结合附图对本发明作进一步详细说明。说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。

在本发明实施例中，将DDS的输出频率作为PLL的参考输入频率，且PLL工作在整数模式下；先通过压控振荡器的输出频率和PLL的鉴相频率范围确定PLL的分频比区间，并计算每一个分频比对应的鉴相频率，接着根据分频比对应的鉴相频率确定出该分频比对应的参考输入频率，再由该分频比对应的参考输入频率确定DDS的频率控制字和该频率控制字对应的杂散，得到DDS的杂散分布规律，然后根据DDS的杂散分布规律和使该杂散落入PLL的环路带宽外的预设规则从分频比对应的参考输入频率中确定出PLL的参考输入频率，最后将确定出的PLL的参考输入频率作为DDS的输出频率配置给DDS。

实施例一：

图1为一种实施例中射频信号源的结构示意图，如图1所示，该射频信号源包括直接数字频率合成器(DDS)1、压控振荡器(Voltage-controlled Oscillator，VCO)2、锁相环(PLL)3、输出分频电路4和处理器5；其中，PLL 3的分频比为整数，其参考输入频率f_ref为DDS1的输出频率f_DDS，即f_ref＝f_DDS，其输出端与VCO 2的输入端连接；输出分频电路4连接于VCO2的输出端，用于拓宽VCO 2的输出频率范围；处理器5则用于进行参数的计算与配置以及电路的控制等。

在本实施例中，处理器5包括第一确定模块51、第一计算模块52、第二确定模块53和配置模块54；其中，第一确定模块51用于根据VCO 2的输出频率和PLL 3的鉴相频率范围确定PLL 3的分频比区间；第一计算模块52用于计算第一确定模块51确定出的分频比区间内的每一个分频比对应的鉴相频率；第二确定模块53用于根据计算模块52计算出的分频比对应的鉴相频率确定出该分频比对应的参考输入频率，并根据该分频比对应的参考输入频率确定DDS 1的频率控制字和该频率控制字对应的杂散，再根据该频率控制字对应的杂散和预设规则从分频比对应的参考输入频率中确定出PLL 3的参考输入频率，以使杂散落入PLL 3的环路带宽外；配置模块54用于将第二确定模块53确定出的PLL3的参考输入频率作为DDS 1的输出频率配置给DDS 1。

基于图1所示的射频信号源，图2示出了一种实施例中减小射频信号源杂散的方法，如图2所示，该方法可以包括如下步骤：

步骤S11：确定PLL的分频比区间。

第一确定模块51根据VCO 2的输出频率和PLL 3的鉴相频率范围确定PLL3的分频比区间。具体的，设VCO 2的输出频率为f_VCO，PLL 3的鉴相频率范围中的最大鉴相频率为f_pdf1，最小鉴相频率为f_pdf2，这时，第一确定模块51根据N_min＝int(f_VCO/f_pdf1)确定出PLL 3的最小分频比N_min，同时根据N_max＝int(f_VCO/f_pdf2)确定出PLL 3的最大分频比N_max，从而得到PLL 3的分频比N的区间为N_min≤N≤N_max，其中的int代表取整运算。

在实际应用中，PLL 3的鉴相频率范围根据PLL 3的特性会有所限制，即PLL 3的鉴相频率范围由PLL 3的特性决定。

步骤S12：计算鉴相频率。

第一确定模块51在确定出PLL 3的分频比区间之后，计算模块52根据f_pdf,i＝f_VCO/N_i计算出分频比区间内的每一个分频比对应的鉴相频率，其中，f_pdf,i为计算出的分频比区间内的第i个分频比N_i对应的鉴相频率，i为大于0且小于或等于(N_max-N_min+1)的整数。

步骤S13：确定分频比对应的参考输入频率。

一般的，PLL 3的参考输入频率f_ref和鉴相频率f_pdf之间存在如下关系：

f_pdf＝f_ref/R

其中，R为***参量，实际应用中可根据需要进行配置。

这样，在计算模块52计算出分频比区间内的每一个分频比对应的鉴相频率之后，第二确定模块53便可以根据上述的关系式确定出分频比区间内的每一个分频比对应的PLL3的参考输入频率。

步骤S14：确定频率控制字及其对应的杂散。

第二确定模块53确定出分频比区间内的每一个分频比对应的参考输入频率之后，根据每一个分频比对应的参考输入频率确定DDS 1的频率控制字和该频率控制字对应的杂散。

具体的，第二确定模块53根据分频比区间内的第i个分频比N_i对应的参考输入频率f_ref,i，利用公式

计算出DDS 1的第i个频率控制字FTW_i，其中M为DDS 1的位数，f_s为DDS 1的采样频率。接着，第二确定模块53根据计算出的第i个频率控制字FTW_i，利用公式

计算出第i个频率控制字对应的杂散f_spur,i，从而得到DDS1的杂散分布规律，其中，m为DDS 1的查找表地址的位数，FTW_i[M-m-1:0]为FTW_i中从最低位开始的第0至M-m-1位数值。

步骤S15：确定PLL的参考输入频率。

第二确定模块53确定出DDS 1的频率控制字和该频率控制字对应的杂散，得到DDS1的杂散分布规律之后，再根据频率控制字对应的杂散和预设规则从分频比对应的参考输入频率中确定出射频信号源的鉴相频率，该预设规则能使杂散落入PLL 3的环路带宽外，即相当于PLL 3的参考输入频率是从使杂散落入PLL 3的环路带宽外的参考输入频率中确定出的。具体的，该过程可由如下的步骤S15a至步骤S15d实现：

步骤S15a：搜索满足第一预设规则的分频比。

第二确定模块53根据频率控制字对应的杂散，从分频比区间内搜索出满足第一预设规则的分频比，该第一预设规则为|f_spur,i-f_ref,i|*N_i＞F₁，其中，F₁为第一预设频率，代表PLL 3的环路带宽。此时，杂散距PLL 3的参考输入频率的距离大于F₁，杂散位于PLL 3的环路带宽以外的频率范围内，即杂散的频率离于PLL 3的环路带宽，这样，根据第一预设规则搜索出的分频比将是使杂散落入PLL 3的带宽外的分频比，这些分频比对应的PLL 3的参考输入频率也便是使杂散落入PLL 3的环路带宽外的参考输入频率。

步骤S15b：判断是否满足第二预设规则。

第二确定模块53搜索出满足第一预设规则的分频比之后，判断搜索出的满足第一预设规则的分频比是否满足第二预设规则，该第二预设规则为|f_spur,j-f_ref,j|*N_j＞F₂，如果满足第二预设规则，则执行步骤S15c，若不满足第二预设规则，则执行步骤S15d。其中，F₂为第二预设频率且F₂大于F₁，N_j为满足第一预设规则的分频比中的第j个分频比，f_spur,j和f_ref,j分别为第j个分频比对应的杂散和参考输入频率。

步骤S15c：最大参考输入频率确定为PLL的参考输入频率。

在搜索出的满足第一预设规则的分频比满足第二预设规则时，第二确定模块53将满足第二预设规则的分频比对应的参考输入频率中的最大参考输入频率确定为PLL 3的参考输入频率，此时，杂散距离PLL 3的环路带宽最远。

步骤S15d：最大的|f_spur,j-f_ref,j|对应的参考输入频率确定为PLL的参考输入频率。

在搜索出的满足第一预设规则的分频比不满足第二预设规则时，第二确定模块53将最大的|f_spur,j-f_ref,j|对应的参考输入频率确定为PLL 3的参考输入频率。

这样，通过第二预设规则的判断便可从使杂散落入PLL 3的环路带宽外的参考输入频率中选择出杂散与PLL 3的环路带宽距离最远时的参考输入频率，从而使杂散和相位噪声达到最优。

步骤S16：配置DDS的输出频率。

第二确定模块53确定出PLL 3的参考输入频率之后，将该参考输入频率作为DDS 1的输出频率配置给DDS 1，这样，在采用DDS 1激励PLL 3的方式产生射频信号时，DDS 1输出的频率便是从使杂散落入PLL 3的环路带宽外的参考输入频率中确定出的频率，从而避免了DDS 1的杂散落入PLL 3的环路带宽内；而且，通过第一预设规则和第二预设规则对分频比区间内的参考输入频率进行搜索，能够选取出杂散与PLL 3的环路带宽距离最远时的PLL3的参考输入频率，进而将该参考输入频率作为DDS 1的输出频率配置给DDS 1，使得DDS1的杂散和相位噪声达到最优，能够得到最优杂散的射频信号源。

本实施例提供的减小射频信号源杂散的方法，首先根据VCO的输出频率和PLL的鉴相频率范围确定PLL的分频比区间，接着根据分频比区间内每一个分频比对应的鉴相频率确定该分频比对应的参考输入频率，再根据该参考输入频率确定DDS的频率控制字及其对应的杂散，得到DDS的杂散分布规律，然后根据该杂散分布规律和使杂散落入PLL的环路带宽外的预设规则从分频比对应的参考输入频率中确定出PLL的参考输入频率，最后将确定出的PLL的参考输入频率作为DDS的输出频率配置给DDS，这样，在采用DDS激励PLL产生射频信号时，DDS输出的频率便是能够使杂散落入PLL的环路带宽外的频率，从而避免了DDS的杂散落入PLL的环路带宽内，提高了射频信号的质量；同时，PLL处于整数工作模式，可以更一步减小小数锁相环带来的杂散，而让频率分辨率精度完全由DDS的精度来保证；另外，由于PLL的参考输入频率是根据第一预设规则和第二预设规则从使杂散落入PLL 3的带宽外的参考输入频率中选择出的杂散与PLL的环路带宽距离最远时的参考输入频率，因而可以让DDS的杂散和相位噪声达到最优，进而得到最优杂散的射频信号源。

实施例二：

为了更加体现出本发明的目的，本实施例在上述实施例一的基础上作进一步的举例说明。

图3为一种具体实施例中射频信号源的结构示意图，如图3所示，包括DDS1、VCO 2、PLL 3、输出分频电路4和处理器5；与图1不同的是，其中的PLL3包括鉴相器31、环路滤波器32和分频器33，DDS 1的输出频率作为鉴相器31的鉴相频率，鉴相器31的输出信号经过环路滤波器32滤波后输出给VCO 2，VCO 2输出信号给输出分频电路4，通过输出分频电路4产生不同频率的信号，VCO 2同时将输出信号通过分频器33反馈给鉴相器31，其中，分频器33的分频比为整数，即PLL 3工作在整数模式下；同时，与图1不同的是，在本实施例中，处理器5还包括第二计算模块55，该第二计算模块55用于在第一确定模块51确定PLL 3的分频比区间之前根据射频信号源的输出频率计算VCO 2的输出频率，具体的，根据射频信号源的输出频率，由射频信号源的输出频率f_OUT与压控振荡器的输出频率f_VCO之间的关系f_OUT＝A*f_VCO+f₀计算出VCO 2的输出频率，其中的A为与VCO 2输出端连接的输出分频电路4的分频比，f₀为预设频率；这样，第一确定模块51便可根据VCO 2的该输出频率和PLL 3的鉴相频率范围确定PLL 3的分频比区间。

例如，在一具体实施例中，图4示出了输出分频电路4的结构示意图，如图4所示，包括8个切换开关、3个二分频器、1个倍频器和4个带通滤波器(Band Pass Filter，BPF)；其中，二分频器用于对信号进行二分频处理，使信号频率减小为原来的一半；倍频器用于对信号进行倍频处理，使信号频率提高为原来的整数倍；带通滤波器用于对信号进行滤波处理，以提高信号的质量；切换开关可以在处理器的控制下进行电路的切换，以与二分频器、倍频器和带通滤波器配合形成不同的链路来实现不同的信号频率。比如，VCO 2的输出频率f_VCO为2GHz～4GHz，控制切换开关K1接通触点c1，经过一个二分频器分频后信号频率变为1GHz～2GHz；控制切换开关K2接触触点b2，再经过一个二分频器分频后信号频率变为500MHz～1GHz，控制切换开关K3～K7，使该频率信号通过一个带通滤波器滤波后与一预设频率f₀叠加后输出，得到射频信号源在该条链路上的输出频率f_OUT。由此可见，当输出分频电路4的电路结构确定好后，其每一条链路的分频比A便已确定，这样，当需要射频信号源输出某一频率的射频信号时，便可以根据f_OUT＝A*f_VCO+f₀计算出VCO 2的输出频率。

这里需要说明的是，图4仅是对输出分频电路4的电路结构的一种举例说明，并不用于限定本发明，实际应用中可根据需要进行设计。

实际应用中，PLL 3的鉴相频率范围根据PLL 3的特性会有所限制，在本实施例中选择最大鉴相频率为95MHz；PLL 3的参考输入频率f_ref和射频信号源的鉴相频率(即鉴相器31的鉴相频率)f_pdf之间存在关系f_pdf＝f_ref/R，其中R为***参量，可根据实际要求进行配置，在本实施例中选择R＝1，此时，DDS 1的输出频率将直接作为鉴相器31的鉴相频率(也即PLL 3的鉴相频率)，则有f_pdf＝f_ref＝f_DDS；由于DDS 1的输出频率f_DDS过低会导致相位噪声恶化，因此，PLL3的鉴相频率不能过低，在本实施例中选择最小鉴相频率为65MHz，这时，鉴相器31的鉴相频率范围便为65MHz～95MHz。

基于图3所示的射频信号源，图5示出了一种具体实施例中减小射频信号源杂散的方法，如图5所示，该方法可以包括如下步骤：

步骤S21：计算VCO的输出频率。

处理器5设置好射频信号源的输出频率f_OUT后，第二计算模块55根据射频信号源的输出频率f_OUT，利用射频信号源的输出频率与压控振荡器的输出频率之间的对应关系计算VCO 2的输出频率f_VCO，其对应关系为：

f_OUT＝A*f_VCO+f₀

其中，A为与VCO 2输出端连接的输出分频电路4的分频比，f₀为预设频率，一般为一固定频率。

步骤S22：确定PLL的分频比区间。

第一确定模块51根据VCO 2的输出频率和鉴相器31的鉴相频率范围由公式N_min＝int(f_VCO/95)和N_max＝int(f_VCO/65)分别确定出PLL 3的最小分频比N_min和最大分频比N_max，从而得到PLL 3的分频比区间为N_min～N_max。

步骤S23：计算鉴相频率。

第一计算模块52取N_min～N_max区间内的每一个分频比(包括N_min和N_max)，根据公式f_pdf,i＝f_VCO/N_i计算出第i个分频比N_i对应的鉴相频率f_pdf,i，其中，i为大于0且小于或等于(N_max-N_min+1)的整数。

由于PLL 3的鉴相频率与PLL 3的参考输入频率相等，因此，第一计算模块52计算出的每一个分频比对应的鉴相频率即为每一个分频比对应的参考输入频率，这样，f_pdf,i也即为第i个分频比N_i对应的参考输入频率。

步骤S24：确定频率控制字。

第二确定模块53根据第一计算模块52计算出的f_pdf，，利用公式

确定出DDS 1的第i个频率控制字FTW_i。在本实施例中，DDS 1的位数M＝41，其采样频率f_s＝300MHz，由于DDS 1的输出频率较高，谐波离鉴相频率较远，远远的大于PLL 3的环路带宽，且没有混频，因此可以不用关注DDS 1的谐波杂散而只考虑DDS 1的非谐波杂散。

步骤S25：确定频率控制字对应的杂散。

在本实施例中，DDS 1的频率控制字和相位寄存器的位数是41位，考虑到存储空间的影响，DDS 1的查找表地址设定为17位，17位地址需要存储131072个波形数据点，41位地址则需要2199023255552个数据点。当用41位的相位产生17位的查找表地址时，取相位的高17位，这样，低24位会被截断，这截断的24位将会引入杂散，那么，第二确定模块53对这截断的24位相位值进行分析就可以得出DDS 1的杂散分布规律。当相位在频率控制字FTW_i下不断的累加时，相位截断的24位也会在频率控制字FTW_i下呈现周期性的变化，这个周期就是DDS 1的杂散的出现周期，由此可以得到杂散的频率分布

其中，FTW_i[23:0]为FTW_i中从最低位开始的第0至23位数值，即为被截断的24位相位值。

步骤S26：确定射频信号源的鉴相频率。

在本实施例中，根据锁相环PLL 3的特性，设定第一预设频率为300*10^3Hz(即为PLL 3的环路带宽)，设定第二预设频率为1000*10^3Hz，第二确定模块53得到DDS 1的杂散分布规律之后，首先从分频比区间N_min～N_max内搜索出满足第一预设规则的N_i，其中的第一预设规则为：

此时，杂散在300*10^3Hz以外，即杂散位于PLL 3的环路带宽外，这时，搜索出的满足第一预设规则的N_i将是使杂散落入PLL 3的带宽外的分频比，这些分频比对应的鉴相频率(也即PLL 3的参考输入频率)也便是使杂散落入PLL3的环路带宽外的鉴相频率。

如果搜索出满足第一预设规则的N_i有多个，则优先选择这多个N_i中满足第二预设规则的N_i对应的f_pdf,i中值最大的f_pdf,i作为射频信号源的鉴相频率，其中的第二预设规则为：

即从这多个N_i中选择出使杂散距离PLL 3的环路带宽最远的N_i。

如果搜索出的满足第一预设规则的N_i不满足第二预设规则，即搜索出的满足第一预设规则的N_i全部满足

则优先选择

中最大的值对应的f_pdf,i作为射频信号源的鉴相频率。

这样，通过第二预设规则的判断便可从使杂散落入PLL 3的带宽外的鉴相频率中选择出杂散与PLL的环路带宽距离最远的鉴相频率，以使杂散和相位噪声达到最优。

步骤S27：将鉴相频率配置给DDS。

第二确定模块53在确定出射频信号源的鉴相频率之后，将确定出的射频信号源的鉴相频率作为DDS 1的输出频率配置给DDS 1，这样，在采用DDS 1激励PLL 3产生射频信号时，DDS 1便会给鉴相器31输出最优的鉴相频率，避免了DDS 1的杂散落入PLL 3的环路带宽内，从而克服了DDS 1的杂散落入PLL3的环路带宽内而使该杂散在VCO 2的输出端被放大20*log(N)倍的缺陷，提高了射频信号源产生的射频信号的质量；同时，通过第一预设规则和第二预设规则对分频比区间内的鉴相频率进行搜索，可以从使杂散落入PLL 3的带宽外的鉴相频率中选取出相噪最佳的鉴相频率，进而得到最优杂散的射频信号源。

在实际应用中，DDS1、VCO 2和PLL 3可以由现场可编程门阵列(Field－Programmable Gate Array，FPGA)来实现。

本实施例提供的减小射频信号源杂散的方法，首先根据设置的射频信号源的输出频率计算出VCO的输出频率，并根据VCO的输出频率和鉴相器的鉴相频率范围确定PLL的分频比区间，将分频比限制在鉴相频率范围内，以满足PLL的要求并避免DDS的相位噪声恶化；接着计算出该分频比区间内每一个分频比对应的鉴相频率，并根据该鉴相频率确定DDS的频率控制字，通过对该频率控制字的截断位的分析得到DDS的非谐波杂散分布规律；然后根据该非谐波杂散分布规律，通过第一预设规则和第二预设规则从使杂散落入PLL的环路带宽外的鉴相频率中搜索出杂散与PLL的环路带宽距离最远的鉴相频率作为射频信号源的最终鉴相频率(即得到PLL的参考输入频率)；最后将该鉴相频率作为DDS的输出频率配置给DDS；这样，在采用DDS激励PLL的方式产生射频信号时，DDS输出的频率便是从使杂散落入PLL的环路带宽外的鉴相频率中确定出的最优的频率，从而避免了DDS的杂散落入PLL的环路带宽内，提高了射频信号的质量；同时，PLL处于整数工作模式，可以进一步减小小数锁相环带来的杂散，而让频率分辨率精度完全由DDS的精度来保证；另外，由于射频信号源的鉴相频率是通过第一预设规则和第二预设规则从使杂散落入PLL的环路带宽外的鉴相频率中选取出的杂散与PLL的环路带宽距离最远的鉴相频率，因而可以让DDS的杂散和相位噪声达到最优，进而得到最优杂散的射频信号源。

本领域技术人员可以理解，上述实施方式中各种方法的全部或部分功能可以通过硬件的方式实现，也可以通过计算机程序的方式实现。当上述实施方式中全部或部分功能通过计算机程序的方式实现时，该程序可以存储于一计算机可读存储介质中，存储介质可以包括：只读存储器、随机存储器、磁盘、光盘、硬盘等，通过计算机执行该程序以实现上述功能。例如，将程序存储在设备的存储器中，当通过处理器执行存储器中程序，即可实现上述全部或部分功能。另外，当上述实施方式中全部或部分功能通过计算机程序的方式实现时，该程序也可以存储在服务器、另一计算机、磁盘、光盘、闪存盘或移动硬盘等存储介质中，通过下载或复制保存到本地设备的存储器中，或对本地设备的***进行版本更新，当通过处理器执行存储器中的程序时，即可实现上述实施方式中全部或部分功能。

以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本发明所属技术领域的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。

Claims

1.一种减小射频信号源杂散的方法，所述射频信号源包括依次连接的直接数字频率合成器、锁相环、压控振荡器和输出分频电路，其特征在于，所述方法包括：

计算所述分频比区间内的每一个分频比对应的鉴相频率；

根据所述频率控制字对应的杂散和预设规则从所述分频比对应的参考输入频率中确定出锁相环的参考输入频率，所述预设规则为使杂散落入锁相环的环路带宽外的规则；

2.如权利要求1所述的方法，其特征在于，所述根据所述分频比对应的鉴相频率确定出所述分频比对应的参考输入频率，包括：

根据每一个分频比对应的鉴相频率，利用关系式f_pdf＝f_ref/R确定出每一个分频比对应的锁相环的参考输入频率，其中，f_pdf为鉴相频率，f_ref为锁相环的参考输入频率，R为***参量。

3.如权利要求1所述的方法，其特征在于，所述根据压控振荡器的输出频率和锁相环的鉴相频率范围确定锁相环的分频比区间，包括：

根据N_min＝int(f_VCO/f_pdf1)和N_max＝int(f_VCO/f_pdf2)确定锁相环的分频比区间，其中，所述N_min和所述N_max分别为分频比区间的最小分频比和最大分频比，所述f_VCO为压控振荡器的输出频率，所述f_pdf1和f_pdf2分别为所述鉴相频率范围中的最大鉴相频率和最小鉴相频率，所述int代表取整运算。

4.如权利要求3所述的方法，其特征在于，所述根据所述分频比对应的参考输入频率确定直接数字频率合成器的频率控制字和所述频率控制字对应的杂散，包括：

根据分频比区间内的第i个分频比对应的参考输入频率，采用公式(1)计算出所述直接数字频率合成器的第i个频率控制字，所述i为大于0且小于或等于(N_max-N_min+1)的整数；

根据所述第i个频率控制字，采用公式(2)计算出第i个频率控制字对应的杂散；

所述公式(1)和所述公式(2)分别如下：

其中，FTW_i为所述第i个频率控制字，f_ref,i为所述第i个分频比对应的参考输入频率，M为直接数字频率合成器的位数，f_s为直接数字频率合成器的采样频率，f_spur,i为杂散，m为直接数字频率合成器的查找表地址的位数，FTW_i[M-m-1:0]为FTW_i中从最低位开始的第0至M-m-1位数值。

5.如权利要求4所述的方法，其特征在于，所述根据所述频率控制字对应的杂散和预设规则从所述分频比对应的参考输入频率中确定出锁相环的参考输入频率，包括：

根据所述频率控制字对应的杂散，从所述分频比区间内搜索出满足第一预设规则的分频比，所述第一预设规则为|f_spur,i-f_ref,i|*N_i＞F₁，其中，N_i为所述分频比区间内的第i个分频比，F₁为第一预设频率，代表锁相环的环路带宽；

判断所述满足第一预设规则的分频比是否满足第二预设规则，所述第二预设规则为|f_spur,j-f_ref,j|*N_j＞F₂，其中，N_j为满足第一预设规则的分频比中的第j个分频比，f_spur,j和f_ref,j分别为所述第j个分频比对应的杂散和参考输入频率，F₂为第二预设频率，且F₂大于F₁；

若所述满足第一预设规则的分频比满足第二预设规则，则将满足第二预设规则的分频比对应的参考输入频率中的最大参考输入频率确定为锁相环的参考输入频率；

若所述满足第一预设规则的分频比不满足第二预设规则，则将最大的|f_spur,j-f_ref,j|对应的参考输入频率确定为锁相环的参考输入频率。

6.如权利要求1至5任一项所述的方法，其特征在于，在所述根据压控振荡器的输出频率和锁相环的鉴相频率范围确定锁相环的分频比区间之前，所述方法还包括：

根据射频信号源的输出频率计算压控振荡器的输出频率。

7.如权利要求6所述的方法，其特征在于，所述根据射频信号源的输出频率计算压控振荡器的输出频率，包括：

根据射频信号源的输出频率，由射频信号源的输出频率与压控振荡器的输出频率关系f_OUT＝A*f_VCO+f₀计算压控振荡器的输出频率，所述f_OUT为射频信号源的输出频率，所述A为与压控振荡器输出端连接的输出分频电路的分频比，所述f₀为预设频率。

8.一种射频信号源，其特征在于，包括：

直接数字频率合成器；

9.如权利要求8所述的射频信号源，其特征在于，所述锁相环的鉴相频率范围为65MHz至95MHz。

10.如权利要求8所述的射频信号源，其特征在于，所述处理器还用于根据射频信号源的输出频率计算压控振荡器的输出频率。