CN204347454U - 一种通过fpga内部延时模块测量两路信号时间差的装置 - Google Patents
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Abstract
本实用新型包括锁存器和若干延时模块，所述的延时模块依次串联，所述的任一延时模块的输入端与锁存器的输入端相连。本实用新型提供一种结构简单，调试方便，误差偏移小，性能稳定，集成度高的一种通过FPGA内部延时模块精密测量两路信号时间差的装置。
Description
技术领域
本实用新型涉及一种通过FPGA内部延时模块测量两路信号时间差的装置。
背景技术
两信号间精密的时间测量技术在现在工程技术领域有着重要的作用。超精密位移测量、航天、核物理中对时间测量的分辨率需在100ps以内。高分辨率的时间测量电路是测量***的核心内容也是设计中最大的挑战。实现数字***法的电路通常称之为时间数字转换器,时间数字转换是时间测量的基本手段，它将携带时间信息的信号转换为数字信号（数字化），从而实现时间信息的测量。目前实现时间数字转换器的方向有以下几种：（1）精密电容放电法（时幅转换法），其实现电路复杂，售价高昂。（2）德国的ACAM公司推出的TDC-GPX芯片，该芯片具有8通道81ps的采样精度，但售价高，使用前需要复杂的配置，和FPGA结合使用时集成度不高等缺点。（3）将TDC模块集成在FPGA内部，通过半导体间信号传输延时来实现时间测量，该方法成本最低，集成度最高，但设计相当困难，在FPGA代码编译时需要对芯片内部逻辑门生成时底层进行布线设计，并且信号漂移严重，对设计过程有着严格的要求。
实用新型内容
本实用新型针对上述现有产品存在的问题，提供一种结构简单，调试方便，误差偏移小，性能稳定，集成度高的一种通过FPGA内部延时模块测量两路信号时间差的装置。
本实用新型包括锁存器和若干延时模块，所述的延时模块依次串联，所述的任一延时模块的输入端与锁存器的输入端相连。
采用以上结构后，本实用新型与现有技术相比，具有以下优点：
本实用新型采用多个延时模块依次串联，当端口1中信号电平从低往高发生变化时，该信号会经过前一个延时模块经过时间延时后往下个延时模块传递，同时，信号也传递至一锁存器。当锁存器控制信号从低到高进跃变，锁存器内数据被锁存，通过计算锁存器内高电平位个数，根据m（存器内高电平位个数）*tap（每个延时单元延时时间）值来计算信号输入端输入的阶跃高电平信号与锁存器控制信号之间的时间差。本实用新型具有结构简单，调试方便，误差偏移小，性能稳定，集成度高等众多优点。
作为优选，所述的延时模块采用的是Virtex和zynq系列FPGA内部延时模块。
本实用新型能够达到最大52ps的分辨率。根据XILINX公司推出的部分FPGA系列带有内部延时模块，如Zynq系列，Spartan 系列，Virtex系列，在函数库内命名为IDELAY，各个系列芯片部分型号的内部延时模块性能如表（1）所示：
表（1）各个系列芯片部分型号的延时模块性能
| 芯片信号 | 延时时间 | 延时值 |
| zynq | 78 ps 或 52 ps | 0-31 tap |
| Virtex-4 | 75ps | 0-64 tap |
| Spartan-6 | 不确定 | 0-255 tap |
表（1）
在Spartan系列芯片中，因其延时模块延时时间并不是确定的,故此系列芯片内部延时模块不适合在精密的时间延场合采用。Virtex及zynq系列FPGA内部延时模块采用反馈补偿技术，使本实用新型能够根据设定的延时参数将信号精准的延时输出，能够在精密时间延时场合采用。
本实用新型测量精度最大能够达到52ps，相比于进位链***法和采用时间-数字转换芯片的方法，本实用新型有着时隙间误差偏移小，性能稳定，设计方便，成本低廉等显著优点，性能能够满足核物理中纳秒级时间测量精度需求。
附图说明
图1是本实用新型的连接示意图。
图中所示 1、锁存器， 2、延时模块。
具体实施方式
下面结合附图和具体实施例对本实用新型作进一步说明。
如图1所示，本实用新型一种通过FPGA内部延时模块测量两路信号时间差的装置包括锁存器1和若干延时模块2，所述的延时模块2依次串联，所述的任一延时模块2的输入端与锁存器1的输入端相连。所述的延时模块采用的是Virtex和zynq系列FPGA内部延时模块。
以下就本实用新型的具体执行过程进行阐述，应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。本实用新型的具体执行过程是：（a）在zynq或Virtex系列FPGA内生成数个延时模块2。(b)根据要求统一设定延时模块2延时值。(c)将延时模块2进行串联，模块中DATAIN接到前一个延时模块2DATAOUT口，其中第一个延时模块2DATAIN端口接到信号输入端1。(d)所有延时模块2DATAIN口按序列接到一个FPGA内部的n位锁存器1。（e）时间-数字转化之前，信号输入端1及锁存器1控制端都置低电平。(f)将信号输入端1置高电平。(g)将锁存器1控制信号置高电平。（h）读取锁存器1锁存的数据，根据m（存器内高电平位个数）*tap（每个延时单元延时时间）值来计算信号输入端输入的高电平信号与锁存器1控制信号之间的时间差，其中m表示锁存器1中高电平位数。该方案最小时间分辨率为Zynq系列52ps，Virtex系列75ps。
如图1，显示了本实用新型的延时模块2串联图及与锁存器1连接图。如图1中所示，当输入端口1中信号电平从低往高发生变化时，该信号会经过前一个延时模块2经过时间延时后往下个延时模块2传递，同时，信号也传递至一锁存器1。当锁存器1控制信号从低到高进跃变，锁存器1内数据被锁存，通过计算锁存器1内高电平位个数，根据m（存器内高电平位个数）*tap（每个延时单元延时时间）值来计算信号输入端输入的高电平信号与锁存器1控制信号之间的时间差，其中m表示锁存器1中高电平位数。
以上仅就本实用新型的最佳实施例作了说明，但不能理解为是对权利要求的限制。本实用新型不仅限于以上实施例，其具体结构允许有变化，凡在本实用新型独立权利要求的保护范围内所作的各种变化均在本实用新型的保护范围内。
Claims (2)
1.一种通过FPGA内部延时模块测量两路信号时间差的装置，其特征在于： 包括锁存器（1）和若干延时模块（2），所述的延时模块（2）依次串联，所述的任一延时模块（2）的输入端与锁存器（1）的输入端相连。
2.根据权利要求1所述的一种通过FPGA内部延时模块测量两路信号时间差的装置，其特征在于：所述的延时模块（2）采用的是Virtex和zynq系列FPGA内部延时模块。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201520004511.0U CN204347454U (zh) | 2015-01-06 | 2015-01-06 | 一种通过fpga内部延时模块测量两路信号时间差的装置 |
Applications Claiming Priority (1)
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| CN201520004511.0U CN204347454U (zh) | 2015-01-06 | 2015-01-06 | 一种通过fpga内部延时模块测量两路信号时间差的装置 |
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| CN204347454U true CN204347454U (zh) | 2015-05-20 |
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ID=53230712
Family Applications (1)
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| CN201520004511.0U Active CN204347454U (zh) | 2015-01-06 | 2015-01-06 | 一种通过fpga内部延时模块测量两路信号时间差的装置 |
Country Status (1)
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| CN (1) | CN204347454U (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN107247272A (zh) * | 2017-07-12 | 2017-10-13 | 天津津航技术物理研究所 | 一种基于FPGAIdelay高精度脉冲激光测距方法 |
| CN108061848A (zh) * | 2017-12-06 | 2018-05-22 | 武汉万集信息技术有限公司 | 基于fpga的加法进位链延时的测量方法及*** |
| CN108132592A (zh) * | 2017-12-20 | 2018-06-08 | 上海联影医疗科技有限公司 | 一种时间数字转换装置、探测器、方法和介质 |
| CN108599743A (zh) * | 2018-05-11 | 2018-09-28 | 中国工程物理研究院流体物理研究所 | 一种基于相位补偿的精密数字延时同步方法 |
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2015
- 2015-01-06 CN CN201520004511.0U patent/CN204347454U/zh active Active
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