CN202453865U - 基于阈值逻辑的set/mos混合结构2位乘法器 - Google Patents

Abstract

本实用新型涉及集成电路技术领域，特别是一种基于阈值逻辑的SET/MOS混合结构2位乘法器仅由5个阈值逻辑门，1个反相器和1个异或门构成，共消耗7个PMOS管，7个NMOS管和6个SET。整个电路的平均功耗仅为46nW。与基于布尔逻辑的CMOS乘法器相比，管子数目大大减少，功耗显著降低,电路结构得到了进一步的简化，有利于节省芯片的面积，提高电路的集成度，有望在微处理器、数字信号处理器和图像引擎中有得到广泛的应用。

Description

基于阈值逻辑的SET/MOS混合结构2位乘法器

技术领域

本实用新型涉及集成电路技术领域，特别是一种由纳米器件组成的基于阈值逻辑的SET/MOS混合结构2位乘法器。

背景技术

随着集成电路的特征尺寸进入深亚微米，进一步发展的阻力不仅来源于制造工艺，更多的是小尺寸、高密度集成所带来的物理限制，如短沟道效应，强场效应，漏极导致势垒下降效应等。乘法器作为一种重要的组合逻辑电路, 在微处理器、数字信号处理器和图像引擎中有得到广泛的应用。传统的基于CMOS技术的乘法器由多级全加器和与门构成，需要消耗较多的CMOS晶体管，并且电路结构复杂，集成度不高。这些特点使得传统的乘法器设计方法不能够满足日益提高的集成电路的性能要求。

发明内容

本实用新型的目的是提供一种基于阈值逻辑的SET/MOS混合结构2位乘法器。

本实用新型采用以下方案实现：一种基于阈值逻辑的SET/MOS混合结构2位乘法器，其特征在于：包括一异或门、一反相器、四个信号源、三个二输入阈值逻辑门、一个三输入阈值逻辑门以及一个四输入阈值逻辑门；所述的四个信号源的第一信号源与所述第一二输入阈值逻辑门的第一端、第三二输入阈值逻辑门的第一端、四输入阈值逻辑门的第一端连接；第二信号源与所述第一二输入阈值逻辑门的第二端、第二二输入阈值逻辑门的第二端、四输入阈值逻辑门的第二端连接；第三信号源与所述第二二输入阈值逻辑门的第一端、三输入阈值逻辑门的第一端连接；第四信号源与所述第三输入阈值逻辑门的第二端、三输入阈值逻辑门的第二端、四输入阈值逻辑门的第四端连接；所述第一二输入阈值逻辑门的输出端经所述反相器与所述三输入阈值逻辑门的第三输入端连接；所述二、三、四输入阈值逻辑门由SET/MOS混合电路构成。

在本实用新型一实施例中，所述的SET/MOS混合电路包括：一PMOS管，其源极接电源端V_dd；一NMOS管，其漏极与所述PMOS管的漏极连接；以及一SET管，其与所述NMOS管的源极连接。

本实用新型仅由5个阈值逻辑门，1个反相器和1个异或门构成, 共消耗7个PMOS管, 7个NMOS管和6个SET。整个电路的平均功耗仅为46nW。与基于布尔逻辑的CMOS乘法器相比, 管子数目大大减少, 功耗显著降低, 电路结构得到了进一步的简化, 有利于节省芯片的面积, 提高电路的集成度，有望在微处理器、数字信号处理器和图像引擎中有得到广泛的应用。

附图说明

图1为阈值逻辑门示意图。

图2为多栅输入SET/MOS混合电路原理图。

图3为基于阈值逻辑的SET/MOS乘法器原理图。

图4a和图4b为乘法器的仿真特性曲线。

具体实施方式

下面结合附图及实施例对本实用新型做进一步说明。

如图3所示 ，本实施例提供一种基于阈值逻辑的SETMOS混合结构2位乘法器，其特征在于：包括一异或门、一反相器、四个信号源、三个二输入阈值逻辑门、一个三输入阈值逻辑门以及一个四输入阈值逻辑门；所述的四个信号源的第一信号源A₀与所述第一二输入阈值逻辑门的第一端、第三二输入阈值逻辑门的第一端、四输入阈值逻辑门的第一端连接；第二信号源B₀与所述第一二输入阈值逻辑门的第二端、第二二输入阈值逻辑门的第二端、四输入阈值逻辑门的第二端连接；第三信号源A₁与所述第二二输入阈值逻辑门的第一端、三输入阈值逻辑门的第一端连接；第四信号源B₁与所述第三输入阈值逻辑门的第二端、三输入阈值逻辑门的第二端、四输入阈值逻辑门的第四端连接；所述第一二输入阈值逻辑门的输出端经所述反相器与所述三输入阈值逻辑门的第三输入端连接；所述二、三、四输入阈值逻辑门由SET/MOS混合电路构成，其阈值为1.5，其输出逻辑是根据输入的权重值计算出总输入值，并将总输入值与所述阈值进行比较，大于或等于所述阈值，则输出为1，否则输出为0。

本实用新型是基于阈值逻辑进行乘法器的设计。阈值逻辑的逻辑过程比布尔逻辑复杂，能够用较少的管子实现更加复杂的逻辑功能。基于阈值逻辑的电路设计，有望增强电路的功能，提高电路的集成度。由于许多新型的纳米电子器件能够很好地支持基于阈值逻辑的设计方法，本实用新型选取了单电子晶体管(Single electron transistor, SET)来设计乘法器。作为新一代纳米电子器件的典型代表，SET在功耗、工作速度等方面相对于传统的微电子器件具有明显的优势，被认为是制造下一代低功耗、高密度超大规模集成电路理想的基本器件。单电子晶体管能够与CMOS硅工艺相兼容的特点，使得SET/MOS混合电路具备SET和MOS管的优越性能，表现出极低的功耗、超小的器件尺寸、较强的驱动能力和较大的输出摆幅，在多值逻辑电路、模数/数模转换器电路、存储器电路等方面得到了广泛的应用。同时，SET/MOS混合电路能够较好地实现阈值逻辑电路的设计，能进一步简化电路结构，降低功耗，提高电路的性能。

阈值逻辑的主要原理是根据输入的权重计算出总输入值，将总输入值与阈值进行比较得出输出逻辑。若总输入值大于等于阈值，则输出为1，否则为0。阈值逻辑要满足的逻辑方程为：

                                                              

           (1)

其中W _i为输入X _i对应的权重，n为输入的个数, θ为阈值。阈值逻辑门的示意图如图1所示。基于阈值逻辑的电路设计首先要确定电路的阈值逻辑表达式，关键是确定电路中各个输入的权重和电路的阈值。

 本实施例中，2位乘法器的输入为A₁A₀和B₁B₀,输出为O₀, O₁, O₂和O₃，其满足的逻辑功能如真值表（表一）所示。由真值表可以得到各个输出的逻辑表达式如式（2），（3），（4）所示。O₃, O₂和O₀为线性函数，可以直接由阈值逻辑电路实现。因此，O₀，O₂和O₃的阈值逻辑表达式如式（6），（7），（8）所示。O₁的实现可以通过先计算A₁B₀和A₀B₁, 然后将A₁B₀和A₀B₁的计算结果连接到一个异或门来实现。

                              

                           (2)

                          

                       (3)

                             

                         (4)

                                                      (5)

                           

                       (6)

                                               (7)

                       

                   (8)

表一

    本实用新型用来实现阈值逻辑的SET/MOS混合电路如图2所示。该电路由一个PMOS管, 一个NMOS管和一个多栅输入的SET串联而成。电路中PMOS管作为恒流源为整个电路提供偏置电流。由于SET正常工作的电流很小, 一般为nA数量级, 所以PMOS管应工作在亚阈值区。NMOS管的栅极偏压V_ng是固定的, 其值略大于NMOS管的阈值电压V_th, 使SET的漏极电压固定为V_ng-V_th。栅压V₁, V₂,……,V_n通过电容耦合到库仑岛上, SET主要是由栅压控制库仑岛的电势而工作的。SET/MOS混合电路也具备多栅输入的特点, 允许有多个输入电压耦合到库仑岛上。通过设置合适的电路参数, SET/MOS混合电路能够实现阈值逻辑门的功能。基于阈值逻辑的2位乘法器的原理图如图3所示, 该电路仅由5个阈值逻辑门和1个异或门构成, 其中异或门也是由图2中的SET/MOS混合电路构成。输入直接连接到SET/MOS混合电路的输入, 输入的权重由输入耦合电容体现。

    本实用新型利用HSPICE仿真器对基于阈值逻辑的2位乘法器进行功能的仿真验证。SET的模型是目前广泛使用、精度高的宏模型（Compact macromodel）。该模型以子电路的形式定义在SPICE中。MOS管的模型使用目前公认的22 nm的预测技术模型（Predictive technology model）。 在乘法器电路中, 除了耦合电容和背栅偏置电压外，5个阈值逻辑门具有相同的电路参数如表二所示。耦合电容C₃, C₂, C₁, C₀和背栅偏置电压V_ctrl3, V_ctrl2, V_ctrl1, V_ctrl0分别对应于输出O₃, O₂,O₁, O₀。C₃, C₂, C₁, C₀ 的数值分别为0.026aF, 0.035aF, 0.0525aF, 0.0525aF；V_ctrl3, V_ctrl2, V_ctrl1, V_ctrl0分别放置为0.5V, 0.54V, 0.6V, 0.6V。对于输出O₁中使用到的异或逻辑门, 其SET的主要参数为：C_s=C_d=0.1aF, R_s=R_d=350 KΩ, C_g=0.1aF, C_ctrl=0.2aF, V_ctrl=0.43V。 

表二

仿真得到的特性曲线如图4所示。在图4(a)中, 输入信号A₁，A₀，B₁，B₀均设为方波, 所加的波形满足4个输入的16种逻辑组合, 0.8 V和0 V分别设置为输入的高电平和低电平。仿真得到的输出波形均以0.03V和0.77V为低电平和高电平，如图4(b)所示。从图中可以看出, 该输出波形满足2位乘法器的真值表(表一), 说明该电路能够有效地实现乘法器的逻辑功能。

这里要说明的是，本实用新型要求保护的是硬件电路的连接特征，至于其它相关设计算法说明只是用于让一般技术人员更好的理解本实用新型。

以上所述仅为本实用新型的较佳实施例，凡依本实用新型申请专利范围所做的均等变化与修饰，皆应属本实用新型的涵盖范围。 

Claims (2)

1.一种基于阈值逻辑的SET/MOS混合结构2位乘法器，其特征在于：包括一异或门、一反相器、四个信号源、三个二输入阈值逻辑门、一个三输入阈值逻辑门以及一个四输入阈值逻辑门；

所述的四个信号源的第一信号源与所述第一二输入阈值逻辑门的第一端、第三二输入阈值逻辑门的第一端、四输入阈值逻辑门的第一端连接；

第二信号源与所述第一二输入阈值逻辑门的第二端、第二二输入阈值逻辑门的第二端、四输入阈值逻辑门的第二端连接；

第三信号源与所述第二二输入阈值逻辑门的第一端、三输入阈值逻辑门的第一端连接；

第四信号源与所述第三输入阈值逻辑门的第二端、三输入阈值逻辑门的第二端、四输入阈值逻辑门的第四端连接；

所述第一二输入阈值逻辑门的输出端经所述反相器与所述三输入阈值逻辑门的第三输入端连接；所述二、三、四输入阈值逻辑门由SET/MOS混合电路构成。

2.根据权利要求1所述的基于阈值逻辑的SET/MOS混合结构2位乘法器，其特征在于：所述的SET/MOS混合电路包括：

一PMOS管，其源极接电源端V _dd；

一NMOS管，其漏极与所述PMOS管的漏极连接；以及

一SET管，其与所述NMOS管的源极连接。

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