CN102457266B - 基于阈值逻辑的set/mos混合结构的2:1复用器 - Google Patents
基于阈值逻辑的set/mos混合结构的2:1复用器 Download PDFInfo
- Publication number
- CN102457266B CN102457266B CN 201210001150 CN201210001150A CN102457266B CN 102457266 B CN102457266 B CN 102457266B CN 201210001150 CN201210001150 CN 201210001150 CN 201210001150 A CN201210001150 A CN 201210001150A CN 102457266 B CN102457266 B CN 102457266B
- Authority
- CN
- China
- Prior art keywords
- input
- multiplexer
- threshold
- circuit
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
本发明涉及一种基于阈值逻辑的SET/MOS混合结构的2:1复用器,该复用器电路仅由2个阈值逻辑门和1个反相器构成,共消耗3个PMOS管,3个NMOS管和3个SET,其输入输出电压间具有较好的兼容性,输出电压具有较大的摆幅。与基于布尔逻辑的CMOS2:1复用器相比,电路功耗明显下降,管子数目得到了一定的减少,电路结构得到了进一步的简化。该复用器能够在信号传输、数据传递、数据总线控制等领域中得到应用,有利于降低电路功耗,节省芯片面积,提高电路的集成度。
Description
技术领域
本发明涉及集成电路技术领域,特别是一种由纳米器件组成的基于阈值逻辑的SET/MOS混合结构的2:1复用器。
背景技术
近半个世纪以来,集成电路一直按照摩尔定律迅速地发展。目前MOS管的特征尺寸已经进入小于100 nm的阶段。根据国际半导体发展路线图(ITRS)的预测,在未来10-15年中这种趋势仍将继续保持下去,在2020年MOS管的特征尺寸将小于10 nm。特征尺寸的不断缩小,使得微电子技术的发展越来越接近其物理极限。CMOS技术面临很大的挑战,器件的电学特性和可靠性出现了很多的问题,如短沟道效应,强场效应,漏极导致势垒下降效应等。
作为一种基本的组合逻辑电路,复用器在信号传输、数据传递、数据总线控制等方面有重要的应用。目前复用器的设计主要由传统的CMOS器件构成。随着集成电路性能要求的提高,设计性能优良、集成度高、功耗低的复用器成为新的难点。传统的基于CMOS器件的复用器需要消耗较多的晶体管,功耗大,集成度不高,已经不能够满足新性能的要求。
发明内容
本发明的目的是提供一种基于阈值逻辑的SET/MOS混合结构的2:1复用器。
本发明采用以下方案实现:一种基于阈值逻辑的SET/MOS混合结构的2:1复用器,其特征在于,包括输入端X、X1、X0;一反相器、由单端输入的SET/MOS混合电路构成,其输入端与所述输入端X连接;第一阈值逻辑门,其第一输入端与所述输入端X0连接;第二输入端与所述反相器的输出端连接;以及第二阈值逻辑门,其第一输入端与所述输入端X1连接,第二输入端与所述输入端X连接第三输入端与所述第一阈值逻辑门的输出端连接;所述的第一、二阈值逻辑门分别由一多栅输入的SET/MOS混合电路构成,其阈值为1.5,其输出逻辑是根据输入的权重值计算出总输入值,并将总输入值与所述阈值进行比较,大于或等于所述阈值,则输出为1,否则输出为0。
本发明利用SET/MOS混合结构所具有的库仑阻塞振荡效应和多栅输入特性,实现了基于阈值逻辑的2:1复用器。该电路仅由2个阈值逻辑门和1个反相器构成, 共消耗3个PMOS管,3个NMOS管和3个SET。整个电路的平均功耗仅为19.7 nW,输入输出电压间具有较好的兼容性,输出电压具有较大的摆幅。与基于布尔逻辑的CMOS 2:1复用器相比,电路功耗明显下降,管子数目得到了一定的减少,电路结构得到了进一步的简化。该复用器能够在信号传输、数据传递、数据总线控制等领域中得到应用,有利于降低电路功耗,节省芯片面积,提高电路的集成度。
附图说明
图1为阈值逻辑门示意图。
图2为多栅输入SET/MOS混合电路原理图。
图3为SET/MOS混合结构2:1复用器原理图。
图4为2:1复用器瞬态特性曲线。
具体实施方式
下面结合附图及实施例对本发明做进一步说明。
如图3所示,本发明提供一种基于阈值逻辑的SET/MOS混合结构的2:1复用器,其特征在于,包括输入端X、X1、X0;一反相器、由单端输入的SET/MOS混合电路构成,其输入端与所述输入端X连接;第一阈值逻辑门,其第一输入端与所述输入端X0连接;第二输入端与所述反相器的输出端连接;以及第二阈值逻辑门,其第一输入端与所述输入端X1连接,第二输入端与所述输入端X连接第三输入端与所述第一阈值逻辑门的输出端连接;所述的第一、二阈值逻辑门分别由一多栅输入的SET/MOS混合电路构成,其阈值为1.5,其输出逻辑是根据输入的权重值计算出总输入值,并将总输入值与所述阈值进行比较,大于或等于所述阈值,则输出为1,否则输出为0。
具体的,请参照图1和图2,本发明采用单电子晶体管(Single electron transistor, SET)和MOS管相混合的方式进行复用器的设计。作为新一代纳米电子器件的典型代表,SET在功耗、工作速度等方面相对于传统的微电子器件具有明显的优势,被认为是制造下一代低功耗、高密度超大规模集成电路理想的基本器件。单电子晶体管能够与CMOS硅工艺相兼容的特点,使得SET/MOS混合结构成为单电子晶体管的一个重要研究方向。SET/MOS混合电路具备SET和MOS管的优越性能,表现出极低的功耗、超小的器件尺寸、较强的驱动能力和较大的输出摆幅,在多值逻辑电路、模数/数模转换器电路、存储器电路等方面得到了广泛的应用。此外,新型纳米器件可以不遵循传统的基于布尔逻辑的设计方法,而采用阈值逻辑来进行电路的设计。阈值逻辑的逻辑过程比布尔逻辑复杂,能够更有效地实现逻辑功能。基于阈值逻辑的电路设计,有望增强电路的功能,提高电路的集成度。
本发明是基于阈值逻辑设计的。阈值逻辑的主要原理是根据输入的权重计算出总输入值,将总输入值与阈值进行比较得出输出逻辑。若总输入值大于等于阈值,则输出为1,否则为0。阈值逻辑要满足的逻辑方程为:
其中W i为输入X i对应的权重,n为输入的个数,θ为阈值。阈值逻辑门的示意图如图1所示。基于阈值逻辑的电路设计首先要确定电路的阈值逻辑表达式,关键是确定电路中各个输入的权重和电路的阈值。
本发明的复用器能够对多个二进制输入进行选择,输出一位的二进制数。2:1复用器根据选择信号的状态,选择输出两个输入中的一个,其输出的逻辑表达式如式(2)所示。2:1复用器的输出逻辑表达式转化为阈值逻辑表达式如式(3),(4)所示,其中Y为中间的过渡态,为X经过反相器的输出值,最终的输出为F。
(2)
请参照图2,图2是多栅输入的SET/MOS混合电路结构。该电路由1个PMOS管,1个NMOS管和1个SET串联而成,具体包括:一PMOS管,其源极接电源端V dd;一NMOS管,其漏极与所述PMOS管的漏极连接;以及一SET管,与所述NMOS管的源极连接。本发明利用多栅输入的SET/MOS混合电路实现2:1复用器的设计,将2:1复用器的输入连接到SET/MOS混合电路的输入,输入的权重体现在输入的耦合电容上。电路中PMOS管作为恒流源为整个电路提供偏置电流。由于SET正常工作的电流都很小,一般为nA数量级,所以PMOS管应该工作在亚阈值区。NMOS管的栅极偏压V ng是固定的,其值略大于NMOS管的阈值电压V th, 使SET的漏极电压固定为V ng-V th。栅压V 1,V 2,……,V n通过电容耦合到库仑岛上。通过设置合适的电路参数,SET/MOS混合电路能够实现阈值逻辑门的功能。基于阈值逻辑的2:1复用器的原理图如图3所示。该电路仅由2个阈值逻辑门和1个反相器构成,其中反相器由单端输入的SET/MOS混合电路构成,即相对于所述阈值逻辑门,其输入端是单栅输入。2个阈值逻辑门的阈值均为1.5,输入X,X 0,X 1对应的权重均为1。
本发明利用HSPICE对基于阈值逻辑的2:1复用器进行功能的仿真验证。SET的模型是目前广泛使用、精度高的宏模型(Compact macromodel)。该模型以子电路的形式定义在SPICE中。MOS管的模型使用目前公认的22 nm的预测技术模型(Predictive technology model)。在2:1复用器的电路中,除了单位输入耦合电容(C 0,C 1)外,两个阈值逻辑门具有相同的仿真参数,其中C 0对应于输出Y的阈值逻辑门,C 1对应于输出F的阈值逻辑门。在电路中,电源电压V dd设置为0.80 V,PMOS管和NMOS管的宽长比(W/L)均设为1/3,主要的电路仿真参数如表一所示,该仿真参数可以认为电路中各元件需满足的参数。即所述PMOS管的参数满足:W p为22 nm,L p 为66 nm,V pg为0.4 V;所述NMOS管的参数满足:W n为22 nm,L n为66 nm,V ng为0.4 V;所述的SET管的参数满足:C s、C d为0.1 aF;R s、R d为150 KΩ;V ctrl为0.8 V;C ctrl为0.1050 aF;C 0为0.052 aF;C 1为0.026 aF。
表一
仿真得到的特性曲线如图4所示。在图4中,输入信号X、X 1、X 0均设为方波,所加的波形满足三个输入的8种逻辑组合,输入的高低电平分别为0.8 V和0 V。仿真得到的输出波形F分别以0.07 V和0.75 V为低电平和高电平。从图中可以看出,当X=0时,输出F=X 0;当X=1时,输出F=X 1。该输出满足2:1复用器对应的逻辑(式(2)),说明该电路能够实现2:1复用器的功能。
以上所述仅为本发明的较佳实施例,凡依本发明申请专利范围所做的均等变化与修饰,皆应属本发明的涵盖范围。
Claims (2)
1.一种基于阈值逻辑的SET/MOS混合结构的2:1复用器,其特征在于,包括
输入端X、X1、X0;
一反相器、由单端输入的SET/MOS混合电路构成,其输入端与所述输入端X连接;
第一阈值逻辑门,其第一输入端与所述输入端X0连接;第二输入端与所述反相器的输出端连接;以及
第二阈值逻辑门,其第一输入端与所述输入端X1连接,第二输入端与所述输入端X连接第三输入端与所述第一阈值逻辑门的输出端连接;
所述的第一、二阈值逻辑门分别由一多栅输入的SET/MOS混合电路构成,其阈值为1.5,其输出逻辑是根据输入的权重值计算出总输入值,并将总输入值与所述阈值进行比较,大于或等于所述阈值,则输出为1,否则输出为0;
所述的阈值逻辑门的阈值逻辑满足逻辑方程:
其中W i为输入X i对应的权重,n为输入的个数, θ为阈值;
所述的SET/MOS混合电路包括:
一PMOS管,其源极接电源端V dd;
一NMOS管,其漏极与所述PMOS管的漏极连接;以及
一SET管,其与所述NMOS管的源极连接。
2.根据权利要求1所述的基于阈值逻辑的SET/MOS混合结构的2:1复用器,其特征在于:所述PMOS管的参数满足:W p为22 nm,L p为66 nm,V pg为0.4 V;所述NMOS管的参数满足:W n为22 nm,L n为66 nm,V ng为0.4 V;所述的SET管的参数满足:C s 、C d为0.1 aF;R s、R d为150 KΩ;V ctrl为0.8 V;C ctrl为0.1050 aF;C 0为0.052 aF;C 1为0.026 aF。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN 201210001150 CN102457266B (zh) | 2012-01-05 | 2012-01-05 | 基于阈值逻辑的set/mos混合结构的2:1复用器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN 201210001150 CN102457266B (zh) | 2012-01-05 | 2012-01-05 | 基于阈值逻辑的set/mos混合结构的2:1复用器 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102457266A CN102457266A (zh) | 2012-05-16 |
CN102457266B true CN102457266B (zh) | 2013-08-28 |
Family
ID=46040020
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN 201210001150 Active CN102457266B (zh) | 2012-01-05 | 2012-01-05 | 基于阈值逻辑的set/mos混合结构的2:1复用器 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN102457266B (zh) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6107836A (en) * | 1992-04-14 | 2000-08-22 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3245663B2 (ja) * | 1994-01-19 | 2002-01-15 | 日本電信電話株式会社 | 論理回路 |
KR100699832B1 (ko) * | 2005-01-05 | 2007-03-27 | 삼성전자주식회사 | Mtcmos 제어 회로 |
-
2012
- 2012-01-05 CN CN 201210001150 patent/CN102457266B/zh active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6107836A (en) * | 1992-04-14 | 2000-08-22 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
Non-Patent Citations (10)
Title |
---|
Design and Simulation of Logic Circuits by Combined Single-Electron/MOS Transistor Structures;Qin Li,Li Cai,Youjie Zhou,Gang Wu,Sen Wang;《Proceedings of the 3rd IEEE Int. Conf. on Nano/Micro Engineered and Molecular Systems》;20080109;第210-214页 * |
JP特开平7-212217A 1995.08.11 |
Qin Li,Li Cai,Youjie Zhou,Gang Wu,Sen Wang.Design and Simulation of Logic Circuits by Combined Single-Electron/MOS Transistor Structures.《Proceedings of the 3rd IEEE Int. Conf. on Nano/Micro Engineered and Molecular Systems》.2008,第210-214页. |
Realization of Multiple Valued Logic and Memory by Hybrid SETMOS Architecture;Santanu Mahapatra and Adrian Mihai Ionescu;《IEEE TRANSACTIONS ON NANOTECHNOLOGY》;20051130;第4卷(第6期);第705-714页 * |
Santanu Mahapatra and Adrian Mihai Ionescu.Realization of Multiple Valued Logic and Memory by Hybrid SETMOS Architecture.《IEEE TRANSACTIONS ON NANOTECHNOLOGY》.2005,第4卷(第6期),第705-714页. |
Xiaobin Ou and Nan-Jian Wu.Analog–Digital and Digital–Analog Converters Analog–Digital and Digital–Analog Converters Using Single-Electron and MOS Transistors.《IEEE TRANSACTIONS ON NANOTECHNOLOGY》.2005,第4卷(第6期),第722-729页. * |
李芹,蔡理,吴刚,王森.一种新型的多栅极SET/MOS管混合电路.《电子设计》.2008,第24卷(第9-2期),第290-291页,第302页. * |
陈锦锋,魏榕山,陈寿昌,何明华.基于SET/MOS 混合结构的奇偶校验码产生电路的设计.《广西大学学报:自然科学版》.2011,第36卷(第5期),第867-871页. * |
魏榕山,陈锦锋,陈寿昌,何明华.基于SET /MOS 混合结构的4-2 编码器设计.《南昌大学学报(工科版)》.2011,第33卷(第2期),第190-193页. * |
魏榕山,陈锦锋,陈寿昌,何明华.基于SET/MOS 混合结构的表决器电路的设计.《贵州大学学报(自然科学版)》.2011,第28卷(第2期),第58-61页. * |
Also Published As
Publication number | Publication date |
---|---|
CN102457266A (zh) | 2012-05-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN203675093U (zh) | 基于浮栅技术的动态异或门设计 | |
Zhao et al. | Low-power clocked-pseudo-NMOS flip-flop for level conversion in dual supply systems | |
CN102437836A (zh) | 一种低功耗短脉冲产生电路及低功耗脉冲型d触发器 | |
CN104202032B (zh) | 单相位时钟低电平异步复位低功耗触发器及其控制方法 | |
CN103346780B (zh) | Mos管与单电子晶体管混合结构的可复用逻辑门 | |
CN103279322B (zh) | Set/mos混合电路构成的阈值逻辑型超前进位加法器 | |
CN104270145B (zh) | 一种多pdn型电流模rm逻辑电路 | |
CN203911880U (zh) | 一种由衬底控制的d触发器 | |
CN102571071B (zh) | 基于阈值逻辑的set/mos混合结构乘法器单元 | |
CN102611429B (zh) | 基于阈值逻辑的set/mos混合结构的加法器 | |
CN102457266B (zh) | 基于阈值逻辑的set/mos混合结构的2:1复用器 | |
You et al. | An ultra-low leakage energy efficient level shifter with wide conversion range | |
CN102571076B (zh) | 基于阈值逻辑的set/mos混合结构的7-3计数器 | |
CN202424681U (zh) | 基于阈值逻辑的set/mos混合结构的2:1复用器 | |
CN202435382U (zh) | 基于阈值逻辑的set/mos混合结构的7-3计数器 | |
CN103281063B (zh) | Set/mos混合电路构成的选通逻辑电路 | |
Moghaddam et al. | A Low-Voltage Single-Supply Level Converter for Sub-VTH/Super-VTH Operation: 0. 3V to 1. 2V | |
CN202435358U (zh) | 基于set/mos混合结构的d触发器 | |
CN203324967U (zh) | Set/mos混合电路构成的阈值逻辑型超前进位加法器 | |
CN202435379U (zh) | 基于阈值逻辑的set/mos混合结构乘法器单元 | |
CN202453865U (zh) | 基于阈值逻辑的set/mos混合结构2位乘法器 | |
CN202435386U (zh) | 基于set/mos混合结构的8-3编码器 | |
CN202435377U (zh) | 基于set/mos混合结构的二进制码-格雷码转换器 | |
Moghaddam et al. | A low-voltage level shifter based on double-gate MOSFET | |
CN102545881B (zh) | 基于阈值逻辑的set/mos混合结构2位乘法器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C53 | Correction of patent for invention or patent application | ||
CB02 | Change of applicant information |
Address after: Minhou County of Fuzhou City, Fujian province 350108 Street Town Road No. 2 University City School District of Fuzhou University Applicant after: Fuzhou University Address before: The five layer software park A District No. 89 350002 Fujian city of Fuzhou Province Copper Road Road No. 31 building software Applicant before: Fuzhou University |
|
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |