CN103279322B - Set/mos混合电路构成的阈值逻辑型超前进位加法器 - Google Patents

Abstract

本发明利用单电子晶体管与MOS管混合结构所具有的库仑阻塞振荡效应和多栅输入特性，实现了基于阈值逻辑的超前进位加法器。由于阈值逻辑强大的逻辑功能，该电路仅由10个阈值逻辑门构成，整个电路仅消耗30个器件。与传统的纯CMOS超前进位加法器相比而言，该阈值逻辑型超前进位加法器的电路结构大大简化，管子数目显著减少，电路功耗进一步下降。该阈值逻辑型超前进位加法器有望在微处理器、数字信号处理器等领域中得到应用，有利于进一步降低电路功耗，节省芯片面积，提高电路的集成度。

Description

SET/MOS混合电路构成的阈值逻辑型超前进位加法器

技术领域

本发明涉及微电子技术领域，特别是一种SET/MOS混合电路构成的阈值逻辑型超前进位加法器。

背景技术

加法器是微处理器、数字信号处理器的重要部件，主要位于其关键路径上，直接影响着处理器的速度。加法运算是最重要最基本的运算，所有的其它运算(减、乘、除)最终均可归结为加法运算。在加法运算中，存在进位，使得某位计算结果的得出和所有低于它的位相关。这就极大影响了加法器的运算速度。为了减少进位传输所耗的时间，提高计算速度，多种类型的加法器应运而生。

近年来，随着微电子技术的发展，处理器、计算机字长成倍地增加，长加法器逐渐成为研究热点。长加法器优化设计的主要目标是实现高速度、低功耗和高集成度，其关键是采用高速、高效的进位算法和结构。超前进位作为最基本的高速、高效的进位方法，是许多进位算法的基础。因此，超前进位加法器具有速度快、功耗低、结构模块化等优点，在高速、低功耗加法器的研究中占据重要地位。

目前，超前进位加法器主要基于传统的CMOS技术进行设计。但是，随着CMOS技术进入纳米领域，器件的特征尺寸接近物理极限时，利用传统的缩小器件尺寸来实现低功耗和减小面积的方法逐渐不适用。此时，如何改变电路结构，采用日益兴起的纳米电子器件进行电路设计，成为了超前进位加法器研究过程中的关键性问题。

发明内容

本发明的目的是提供一种SET/MOS混合电路构成的阈值逻辑型超前进位加法器，可以简化电路结构，降低功耗，提高电路的集成度。

本发明采用以下方式实现：一种SET/MOS混合电路构成的阈值逻辑型超前进位加法器，其特征在于：由超前进位逻辑模块、第一加法运算模块和第二加法运算模块构成；

所述第一加法运算模块包括信号输入端x₀、y₀、c₀，输出端s₀、p₀、g₀，第一、二两输入SET/MOS混合电路，第一三输入SET/MOS混合电路以及第一四输入SET/MOS混合电路；所述第一两、第二两、第一三、第一四输入SET/MOS混合电路的第一、二输入端分别对应连接到所述信号输入端x₀、y₀，所述第一三输入SET/MOS混合电路的第三输入端连接到所述信号输入端c₀，所述第一三输入SET/MOS混合电路的输出端与所述第一四输入SET/MOS混合电路的第四输入端连接；所述第一两、第二两、第一四输入SET/MOS混合电路的输出端分别对应与所述输出端p₀、g₀、s₀连接；

所述第二加法运算模块包括信号输入端x₁、y₁、c₁，输出端s₁、p₁、g₁，第三、四两输入SET/MOS混合电路，第二三输入SET/MOS混合电路以及第二四输入SET/MOS混合电路；所述第三两、第四两、第二三、第二四输入SET/MOS混合电路的第一、二输入端分别对应连接到所述信号输入端x₁、y₁，所述第二三输入SET/MOS混合电路的第三输入端连接到所述信号输入端c₁，所述第二三输入SET/MOS混合电路的输出端与所述第二四输入SET/MOS混合电路的第四输入端连接；所述第三两、第四两、第二四输入SET/MOS混合电路的输出端分别对应与所述输出端p₁、g₁、s₁连接；

所述超前进位逻辑模块由第三三输入SET/MOS混合电路和五输入SET/MOS混合电路构成，第三三、五输入SET/MOS混合电路的第一、二、三输入端分别对应连接到所述信号输入端c₀、输出端p₀、g₀；所述五输入SET/MOS混合电路的第四、五输入端分别对应连接到所述输出端p₁、g₁；所述第三三、五输入SET/MOS混合电路的输出端分别对应连接到信号输入端c₁、c₂。

在本发明一实施例中，所述的SET/MOS混合电路的逻辑满足逻辑方程：

$F\left(x\right)=\mathrm{sgn}\left(\underset{i=1}{\overset{n}{\Σ}}{W}_i{X}_i-\mathrm{\θ}\right)=\left\{\begin{array}{cc}1,& \begin{array}{cc}if& \underset{i=1}{\overset{n}{\Σ}}{W}_i{X}_i\≥\mathrm{\θ}\end{array}\\ 0,& otherwise\end{array}\right.$

其中W_i为输入X_i对应的权重，n为输入的个数,θ为阈值。

在本发明一实施例中，所述阈值逻辑型超前进位加法器能拓扑到N位的超前进位加法器，其中第k位产生的进位c_k+1表示为:

c_k+1＝g_k+p_k·c_k

其中，g_k和p_k分别为第k位的进位产生函数和传播函数；若第k位产生一个进位，则g_k为1，与输入进位c_k无关；若一个输入进位传播通过该位，则p_k为1；通过展开c_k能消除c_k+1对c_k的依赖关系：

c_k+1＝g_k+p_k·(g_k-1+p_k-1·c_k-1)

则c_k完全展开式为：

c_k+1＝g_k+p_k·(g_k-1+p_k-1·(...+p₁·(g₀+p₀c₀)...))。

在本发明一实施例中，所述的SET/MOS混合电路包括：

一PMOS管，其源极接电源端V_dd；

一NMOS管，其漏极与所述PMOS管的漏极连接；以及

一SET管，与所述NMOS管的源极连接。

在本发明一实施例中，所述PMOS满足参数：W_p为22nm；L_p为66nm；V_pg为0.4V；所述NMOS满足参数：W_n为22nm；L_n为66nm；V_ng为0.4V；所述SET管满足的参数：C_s,C_d为0.1aF；R_s,R_d为150KΩ；C_ctrl为0.105aF；C_in为0.105aF。

本发明利用SET/MOS混合结构实现的阈值逻辑功能，设计了一个两位的超前进位加法器。该电路仅由10个阈值逻辑门构成,共消耗10个PMOS管，10个NMOS管和10个SET。相对于传统的纯CMOS超前进位加法器，该阈值逻辑型超前进位加法器的结构大大简化，功耗明显下降，进一步减小了电路的面积消耗。该阈值逻辑型超前进位加法器有望在微处理器、数字信号处理器等领域中得到应用，有利于降低电路功耗，节省芯片面积，提高电路的集成度。

附图说明

图1a为多栅输入SET/MOS混合电路原理图。

图1b为SET/MOS混合电路阈值逻辑单元示意图。

图2为超前进位加法器示意图。

图3为加法运算模块原理图。

图4为超前进位逻辑模块原理图。

图5a为c₂的阈值逻辑特性曲线。

图5b为c₂的瞬态特性曲线。

图6为超前进位加法器的输入输出特性曲线。

具体实施方式

下面结合附图及实施例对本发明做进一步说明。

本发明提出的SET/MOS混合电路构成的阈值逻辑型超前进位加法器采用单电子晶体管(Singleelectrontransistor,SET)和MOS管相混合的设计方法。单电子晶体管在功耗、工作速度等方面相对于传统的微电子器件具有明显的优势，是新一代纳米电子器件的典型代表。单电子晶体管能够与CMOS硅工艺相兼容，SET/MOS混合电路具备SET和MOS管的优越性能，表现出极低的功耗、超小的器件尺寸、较强的驱动能力和较大的输出摆幅，有望在多值逻辑电路、模数/数模转换器电路、存储器电路等方面得到了广泛的应用。

请参见图2，本实施例提供一种SET/MOS混合电路构成的阈值逻辑型超前进位加法器，其特征在于：由超前进位逻辑模块、第一加法运算模块和第二加法运算模块构成；

所述第一加法运算模块包括信号输入端x₀、y₀、c₀，输出端s₀、p₀、g₀，第一、二两输入SET/MOS混合电路，第一三输入SET/MOS混合电路以及第一四输入SET/MOS混合电路；所述第一两、第二两、第一三、第一四输入SET/MOS混合电路的第一、二输入端分别对应连接到所述信号输入端x₀、y₀，所述第一三输入SET/MOS混合电路的第三输入端连接到所述信号输入端c₀，所述第一三输入SET/MOS混合电路的输出端与所述第一四输入SET/MOS混合电路的第四输入端连接；所述第一两、第二两、第一四输入SET/MOS混合电路的输出端分别对应与所述输出端p₀、g₀、s₀连接；

所述第二加法运算模块包括信号输入端x₁、y₁、c₁，输出端s₁、p₁、g₁，第三、四两输入SET/MOS混合电路，第二三输入SET/MOS混合电路以及第二四输入SET/MOS混合电路；所述第三两、第四两、第二三、第二四输入SET/MOS混合电路的第一、二输入端分别对应连接到所述信号输入端x₁、y₁，所述第二三输入SET/MOS混合电路的第三输入端连接到所述信号输入端c₁，所述第二三输入SET/MOS混合电路的输出端与所述第二四输入SET/MOS混合电路的第四输入端连接；所述第三两、第四两、第二四输入SET/MOS混合电路的输出端分别对应与所述输出端p₁、g₁、s₁连接；

所述超前进位逻辑模块由第三三输入SET/MOS混合电路和五输入SET/MOS混合电路构成，第三三、五输入SET/MOS混合电路的第一、二、三输入端分别对应连接到所述信号输入端c₀、输出端p₀、g₀；所述五输入SET/MOS混合电路的第四、五输入端分别对应连接到所述输出端p₁、g₁；所述第三三、五输入SET/MOS混合电路的输出端分别对应连接到信号输入端c₁、c₂。

为了让一般技术人员更好的理解本发明，下面对本发明的各部分电路做进一步说明。本发明的阈值逻辑型超前进位加法器利用了SET/MOS混合电路可以不基于布尔逻辑的特点，采用阈值逻辑来进行电路的设计。由于阈值逻辑的功能强于布尔逻辑，基于阈值逻辑的超前进位加法器，可以简化电路结构，降低功耗，提高电路的集成度。阈值逻辑的主要原理是根据输入的权重计算出总输入值，将总输入值与阈值进行比较得出输出逻辑。若总输入值大于等于阈值，则输出为1，否则为0。阈值逻辑要满足的逻辑方程如式(1)所示，其中W_i为输入X_i对应的权重，n为输入的个数,θ为阈值。阈值逻辑表达式也可以表示为如式(2)所示的形式。基于阈值逻辑的电路设计首先要确定电路的阈值逻辑表达式，关键是确定电路中各个输入的权重和电路的阈值。

$F\left(x\right)=\mathrm{sgn}\left(\underset{i=1}{\overset{n}{\Σ}}{W}_i{X}_i-\mathrm{\θ}\right)=\left\{\begin{array}{cc}1,& \begin{array}{cc}if& \underset{i=1}{\overset{n}{\Σ}}{W}_i{X}_i\≥\mathrm{\θ}\end{array}\\ 0,& otherwise\end{array}\right.---\left(1\right)$

F(x)＝(X₁，X₂，...，X_n)＝[W₁，W₂，...，W_n；θ](2)

多栅输入的SET/MOS混合电路结构如图1a所示。该电路由1个PMOS管，1个NMOS管和1个SET串联而成。输入电压通过电容耦合到库仑岛上，输入的权重体现在其耦合电容上。电路中PMOS管作为恒流源为整个电路提供偏置电流。由于SET正常工作的电流都很小，一般为nA数量级，所以PMOS管应该工作在亚阈值区。NMOS管的栅极偏压V_ng是固定的，其值略大于NMOS管的阈值电压V_th,使SET的漏极电压固定为V_ng-V_th。栅压V₁，V₂，……，V_n通过电容耦合到库仑岛上。通过设置合适的电路参数，SET/MOS混合电路能够实现阈值逻辑门的功能，其构成的阈值逻辑单元如图1b所示，其中x₁，x₂，……，x_n为输入端，w₁，w₂，……，w_n为输入权重，θ为阈值。在阈值逻辑型超前进位加法器的设计过程中，应该根据具体的电路模块，确定阈值逻辑表达式。

超前进位加法器能够消除逐级进位的效应，因此该加法器在运算过程中更快速。对于一个N位的超前进位加法器，其第k位产生的进位c_k+1可以表示为:

c_k+1＝g_k+p_k·c_k(3)

其中，g_k和p_k分别为第k位的进位产生函数和传播函数。若第k位产生一个进位，则g_k为1，与输入进位c_k无关；若一个输入进位传播通过该位，则p_k为1。通过展开c_k可以消除c_k+1对c_k的依赖关系：

c_k+1＝g_k+p_k·(g_k-1+p_k-1·c_k-1)(4)

c_k完全展开式为：

c_k+1＝g_k+p_k·(g_k-1+p_k-1·(...+p₁·(g₀+p₀c₀)...))(5)

由式(5)即可实现一个N位的超前进位加法器。每一个进位的输出以及“和”位的输出均与前面的位无关，因而有效地消除了逐级进位效应。因此，超前进位加法器的时间与位数无关，极大地提高了加法器的运算速度。

超前进位加法器的原理图如图2所示。该结构为两位的超前进位加法器，主要由超前进位逻辑模块和加法运算模块(Bit1,Bit0)构成。x₀，y₀，x₁，y₁，c₀为输入，s₁，s₀，c₂为最终输出。加法运算模块的原理图如图3所示。以第i个单元为例，该加法运算模块对输入信号x_i，y_i，c_i进行处理，产生s_i，p_i，g_i，其逻辑功能表达式如式(6)，(7)，(8)所示。将式(6)，(7)，(8)分别转换为阈值逻辑表达式如式(9)，(10)，(11)所示，其中s_i的阈值逻辑表达式由t_i和x_i，y_i，c_i共同实现，t_i对应的阈值逻辑表达式如式(12)所示。

p_i＝x_i+y_i(6)

g_i＝x_i·y_i(7)

$s_i=x_i\⊕y_i\⊕c_i---\left(8\right)$

p_i＝(x_i，y_i)＝[1，1；0.5](9)

g_i＝(x_i，y_i)＝[1，1；1.5](10)

s_i＝(x_i，y_i，c_i，t_i)＝[1，1，1，2；2.5](11)

t_i＝(x_i，y_i，c_i)＝[1，1，1；1.5](12)

超前进位逻辑模块的原理图如图4所示。超前进位逻辑模块主要用于快速产生电路最终的进位c₂，而不要求所有的加法运算模块都完成计算后才输出进位，从而减少了进位的传输时间，提高了加法器的速度。由式(5)可知，c₁，c₂实现的逻辑功能如式(13)，(14)所示。

c₁＝g₀+p₀·c₀(13)

c₂＝g₁+p₁·(g₀+p₀·c₀)＝g₁+p₁·g₀+p₁·p₀·c₀(14)

c₁，c₂对应的阈值逻辑表达式如式(15)，(16)所示。

c₁＝(c₀，p₀，g₀)＝[1，1，2；1.5](15)

c₂＝(c₀，p₀，g₀，p₁，g₁)＝[1，1，2，3，5；4.5](16)

本发明以实现c₂为例，介绍利用SET/MOS混合结构实现阈值逻辑的设计方法。c₂有五个输入端，需要五输入的SET/MOS混合电路设计实现。为了便于分析电路特性，可以将五输入端等效为单输入端。根据输入端通过电容耦合到库仑岛的电荷数相同的原则，有V₁C₁+V₂C₂+V₃C₃+V₄C₄+V₅C₅＝V_inC_in，其中V₁、V₂、V₃、V₄、V₅分别为5个输入端c₀，p₀，g₀，p₁，g₁对应的输入电压，C₁、C₂、C₃、C₄、C₅分别为5个输入端耦合到库仑岛的电容，V_in和C_in分别为等效后的单端输入电压和耦合电容。因此V_in＝(V₁C₁+V₂C₂+V₃C₃+V₄C₄+V₅C₅)/C_in。在SET/MOS混合结构中，输入端的权重是由输入端的耦合电容体现。由式(16)可知，c₀，p₀，g₀，p₁，g₁的权重分别为1，1，2，3，5。因此，输入电容应满足C₁＝C₂＝C_in/12，C₃＝C_in/6,C₄＝C_in/4,C₅＝5C_in/12则V_in＝(V₁+V₂+2V₃+3V₄+5V₅)/12，由此式可以实现将五个输入等效为一个输入V_in。因此，五输入SET/MOS混合电路的输入输出特性曲线就可以等效为单输入的V_in-V_out特性曲线。由式(16)可知，c₂的阈值为4.5，则单端输入的V_in-V_out特性曲线满足阈值为4.5。

等效后的单端输入特性曲线如图5a所示，输入电压V_in的偏置范围为0V到0.8V。

则c₂的阈值4.5对应于输入电压应为0.3V(0.8V*4.5/12＝0.3V)。由图5(a)可知，输出电压在0.3V附近发生跳变，满足阈值逻辑的要求。图5b为在单端输入的SET/MOS混合电路基础上，设计得到的c₂瞬态特性曲线。输入信号均为方波，输入信号的高低电平分别为0.8V和0V，从瞬态特性曲线可以看出，输出c₂满足式(16)的要求，说明五输入的SET/MOS混合电路能够实现c₂的逻辑功能。对于其他阈值逻辑模块，可同理设计实现。

本发明在分模块设计完成后，结合各部分对整个电路进行仿真，主要基于HSPICE对阈值逻辑型超前进位加法器进行功能的仿真验证。SET的模型是目前广泛使用、精度高的Compactmacromodel。该模型以子电路的形式定义在SPICE中。MOS管的模型使用目前公认的22nm的预测技术模型(Predictivetechnologymodel)。电路中电源电压V_dd设置为0.80V，PMOS管和NMOS管的宽长比(W/L)均设为1/3，主要的电路仿真参数如表1所示。其中，产生c₁，c₂，g₀(g₁)，p₀(p₁)，s₀(s₁),t₀(t₁)的SET/MOS管混合电路对应的控制端电压V_ctrl分别为0.9V，0.9V，0.6V，1V，0.8V,0.8V。

表1

电路的输入输出曲线如图6所示。输入信号x₀，y₀，x₁，y₁，c₀考虑了所有的可能性，输入的高低电平分别为0.8V和0V。其中为了增加c₂输出摆幅，在c₂端增加了一个缓冲器。s₁，s₀，c₂均以0.05V和0.75V为低电平和高电平。图6的输出结果满足二位超前进位加法器的功能。因此，本发明提出的结构能够实现二位的超前进位加法器。

以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (3)

1.一种SET/MOS混合电路构成的阈值逻辑型超前进位加法器，其特征在于：由超前进位逻辑模块、第一加法运算模块和第二加法运算模块构成；

所述第一加法运算模块包括信号输入端x₀、y₀、c₀，输出端s₀、p₀、g₀，第一、二两输入SET/MOS混合电路，第一三输入SET/MOS混合电路以及第一四输入SET/MOS混合电路；所述第一两、第二两、第一三、第一四输入SET/MOS混合电路的第一、二输入端分别对应连接到所述信号输入端x₀、y₀，所述第一三输入SET/MOS混合电路的第三输入端连接到所述信号输入端c₀，所述第一三输入SET/MOS混合电路的输出端与所述第一四输入SET/MOS混合电路的第四输入端连接；所述第一两、第二两、第一四输入SET/MOS混合电路的输出端分别对应与所述输出端p₀、g₀、s₀连接；

所述第二加法运算模块包括信号输入端x₁、y₁、c₁，输出端s₁、p₁、g₁，第三、四两输入SET/MOS混合电路，第二三输入SET/MOS混合电路以及第二四输入SET/MOS混合电路；所述第三两、第四两、第二三、第二四输入SET/MOS混合电路的第一、二输入端分别对应连接到所述信号输入端x₁、y₁，所述第二三输入SET/MOS混合电路的第三输入端连接到所述信号输入端c₁，所述第二三输入SET/MOS混合电路的输出端与所述第二四输入SET/MOS混合电路的第四输入端连接；所述第三两、第四两、第二四输入SET/MOS混合电路的输出端分别对应与所述输出端p₁、g₁、s₁连接；

所述超前进位逻辑模块由第三三输入SET/MOS混合电路和五输入SET/MOS混合电路构成，第三三、五输入SET/MOS混合电路的第一、二、三输入端分别对应连接到所述信号输入端c₀、输出端p₀、g₀；所述五输入SET/MOS混合电路的第四、五输入端分别对应连接到所述输出端p₁、g₁；所述第三三、五输入SET/MOS混合电路的输出端分别对应连接到信号输入端c₁、c₂；

所述的SET/MOS混合电路包括：一PMOS管，其源极接电源端Vdd；一NMOS管，其漏极与所述PMOS管的漏极连接；以及一SET管，与所述NMOS管的源极连接；

所述的SET/MOS混合电路的逻辑满足逻辑方程：

其中W_i为输入X_i对应的权重，n为输入的个数,θ为阈值。

2.根据权利要求1所述的SET/MOS混合电路构成的阈值逻辑型超前进位加法器，其特征在于：所述阈值逻辑型超前进位加法器能拓扑到N位的超前进位加法器，其中第k位产生的进位c_k+1表示为:

c_k+1＝g_k+p_k·c_k

其中，g_k和p_k分别为第k位的进位产生函数和传播函数；若第k位产生一个进位，则g_k为1，与输入进位c_k无关；若一个输入进位传播通过该位，则p_k为1；通过展开c_k能消除c_k+1对c_k的依赖关系：

c_k+1＝g_k+p_k·(g_k-1+p_k-1·c_k-1)

则c_k完全展开式为：

c_k+1＝g_k+p_k·(g_k-1+p_k-1·(...+p₁·(g₀+p₀c₀)...))。

3.根据权利要求1所述的SET/MOS混合电路构成的阈值逻辑型超前进位加法器，其特征在于：征在于：所述PMOS满足参数：W_p为22nm；L_p为66nm；V_pg为0.4V；所述NMOS满足参数：W_n为22nm；L_n为66nm；V_ng为0.4V；所述SET管满足的参数：C_s,C_d为0.1aF；R_s,R_d为150KΩ；C_ctrl为0.105aF；C_in为0.105aF。