CN202435379U - 基于阈值逻辑的set/mos混合结构乘法器单元 - Google Patents
基于阈值逻辑的set/mos混合结构乘法器单元 Download PDFInfo
- Publication number
- CN202435379U CN202435379U CN2012200014458U CN201220001445U CN202435379U CN 202435379 U CN202435379 U CN 202435379U CN 2012200014458 U CN2012200014458 U CN 2012200014458U CN 201220001445 U CN201220001445 U CN 201220001445U CN 202435379 U CN202435379 U CN 202435379U
- Authority
- CN
- China
- Prior art keywords
- input
- threshold logic
- logic gate
- multiplier unit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Logic Circuits (AREA)
Abstract
本实用新型涉及集成电路技术领域，特别是一种基于阈值逻辑的SET/MOS混合结构乘法器单元，包括第一、二、三、四信号源、四输入阈值逻辑门、五输入阈值逻辑门以及一反相器；其共消耗3个PMOS管,3个NMOS管和2个SET。HSPICE的仿真结果表明该电路能够有效地实现乘法器单元的逻辑功能,整个电路的平均功耗仅为12nW。与基于布尔逻辑的CMOS乘法器单元相比,管子数目大大减少,功耗显著降低,电路结构得到了进一步的简化,有利于节省芯片的面积,提高电路的集成度。
Description
技术领域
本实用新型涉及集成电路技术领域，特别是一种由纳米器件组成的基于阈值逻辑的SET/MOS混合结构乘法器单元。
背景技术
乘法器是一种常见的组合逻辑电路, 在微处理器、数字信号处理器和图像引擎中有重要的应用。传统的CMOS乘法器由多级全加器和与门构成，其原理图如图1所示。该乘法器需要消耗较多的CMOS晶体管。随着CMOS特征尺寸的不断缩小，CMOS技术面临很大的挑战，器件的电学特性和可靠性出现了很多的问题，如短沟道效应，强场效应，漏极导致势垒下降效应等。此时，基于CMOS晶体管的乘法器随着运算位数的增加和电路的复杂程度的提高，其运算速度、集成度、可靠性、功耗等方面受到了很大的限制，已经不能够满足新性能的要求。
发明内容
本实用新型的目的是提供一种基于阈值逻辑的SET/MOS混合结构乘法器单元。
本实用新型采用以下方案实现：一种基于阈值逻辑的SET/MOS混合结构乘法器单元，其特征在于：包括第一、二、三、四信号源、四输入阈值逻辑门、五输入阈值逻辑门以及一反相器；所述第一信号源与所述四输入阈值逻辑门的第一输入端、五输入阈值逻辑门的第一输入端连接；所述第二信号源与所述四输入阈值逻辑门的第二输入端、五输入阈值逻辑门的第二输入端连接；所述第三信号源与所述四输入阈值逻辑门的第三输入端、五输入阈值逻辑门的第三输入端连接；所述第四信号源与所述四输入阈值逻辑门的第四输入端、五输入阈值逻辑门的第四输入端连接；所述四输入阈值逻辑门的输出经所述反相器与所述五输入阈值逻辑门的第五端连接；所述四、五输入阈值逻辑门由SET/MOS混合电路构成。
在本实用新型一实施例中，所述的SET/MOS混合电路包括：一PMOS管，其源极接电源端V dd；一NMOS管，其漏极与所述PMOS管的漏极连接；以及一SET管，其与所述NMOS管的源极连接。
本实用新型基于SET/MOS混合结构具有的库仑阻塞振荡效应和多栅输入特性, 实现了基于阈值逻辑的乘法器单元。阈值逻辑强大的逻辑功能, 使其能够用较少的管子有效地实现复杂的逻辑功能。本实用新型的基于阈值逻辑的乘法器单元仅由2个阈值逻辑门和1个反相器构成, 共消耗3个PMOS管, 3个NMOS管和2个SET。HSPICE的仿真结果表明该电路能够有效地实现乘法器单元的逻辑功能, 整个电路的平均功耗仅为12 nW。与基于布尔逻辑的CMOS乘法器单元相比, 管子数目大大减少, 功耗显著降低, 电路结构得到了进一步的简化, 有利于节省芯片的面积, 提高电路的集成度。
附图说明
图1为传统乘法器的电路结构原理示意图。
图2为阈值逻辑门示意图。
图3为多栅输入SET/MOS混合电路原理图。
图4为SET/MOS混合结构的乘法器单元原理图。
图5为乘法器单元的仿真特性曲线。
具体实施方式
下面结合附图及实施例对本实用新型做进一步说明。
如图3所示，本实用新型提供一种基于阈值逻辑的SET/MOS混合结构乘法器单元，包括第一、二、三、四信号源、四输入阈值逻辑门、五输入阈值逻辑门以及一反相器；所述第一信号源a 1与所述四输入阈值逻辑门的第一输入端、五输入阈值逻辑门的第一输入端连接；所述第二信号源a 2与所述四输入阈值逻辑门的第二输入端、五输入阈值逻辑门的第二输入端连接；所述第三信号源s i与所述四输入阈值逻辑门的第三输入端、五输入阈值逻辑门的第三输入端连接；所述第四信号源c i与所述四输入阈值逻辑门的第四输入端、五输入阈值逻辑门的第四输入端连接；所述四输入阈值逻辑门的输出经所述反相器与所述五输入阈值逻辑门的第五端连接；所述四、五输入阈值逻辑门由SET/MOS混合电路构成，其阈值为1.5，其输出逻辑是根据输入的权重值计算出总输入值，并将总输入值与所述阈值进行比较，大于或等于所述阈值，则输出为1，否则输出为0。
本实用新型采用单电子晶体管(Single electron transistor, SET)和MOS管相混合的方式进行乘法器单元的设计。作为新一代纳米电子器件的典型代表，SET在功耗、工作速度等方面相对于传统的微电子器件具有明显的优势，被认为是制造下一代低功耗、高密度超大规模集成电路理想的基本器件。单电子晶体管能够与CMOS硅工艺相兼容，SET/MOS混合电路具备SET和MOS管的优越性能，表现出极低的功耗、超小的器件尺寸、较强的驱动能力和较大的输出摆幅，在多值逻辑电路、模数/数模转换器电路、存储器电路等方面得到了广泛的应用。此外，SET/MOS混合电路能够实现基于阈值逻辑的设计方法。阈值逻辑的逻辑过程比布尔逻辑复杂，能够更有效地实现逻辑功能。因此，基于阈值逻辑的电路设计，有望增强电路的功能，提高电路的集成度。
本实用新型是基于阈值逻辑设计的。阈值逻辑的主要原理是根据输入的权重计算出总输入值，将总输入值与阈值进行比较得出输出逻辑。若总输入值大于等于阈值，则输出为1，否则为0。阈值逻辑要满足的逻辑方程为：
其中W i为输入X i对应的权重，n为输入的个数, θ为阈值。阈值逻辑门的示意图如图2所示。
本实用新型的乘法器中的一个全加器和一个与门构成一个基本的单元, 利用阈值逻辑强大的逻辑功能，实现了电路结构的简化和集成度的提高。选取的基本乘法器单元的输入为a 1, a 2, s i, c i, 对应的输出为s i+1, c i+1。该乘法器单元需要实现的逻辑功能如表1所示，
表1
由表1可以得到乘法器输出的阈值逻辑表达式如式(2)，(3)所示，其中
为经过反相器后的输出值。
本实用新型采用多栅输入的SET/MOS混合电路来实现乘法器单元的逻辑功能。多栅输入的SET/MOS混合电路如图3所示。该电路由一个PMOS管, 一个NMOS管和一个多栅输入的SET串联而成。电路中PMOS管作为恒流源为整个电路提供偏置电流。由于SET正常工作的电流很小, 一般为nA数量级, 所以PMOS管应工作在亚阈值区。NMOS管的栅极偏压Vng是固定的, 其值略大于NMOS管的阈值电压V th, 使SET的漏极电压固定为V ng-V th。 栅压V 1, V 2,……,V n通过电容耦合到库仑岛上, SET主要是由栅压控制库仑岛的电势而工作的。 SET/MOS混合电路也具备多栅输入的特点, 允许有多个输入电压耦合到库仑岛上。通过设置合适的电路参数, SET/MOS混合电路能够实现阈值逻辑门的功能。基于阈值逻辑的乘法器单元的原理图如图4所示, 该电路仅由2个阈值逻辑门和1个反相器构成, 其中反相器由传统的CMOS晶体管实现。输入a 1, a 2, s i, c i 直接连接到SET/MOS混合电路的输入, 输入的权重由输入耦合电容体现。
本实用新型利用HSPICE对基于阈值逻辑的乘法器单元进行功能的仿真验证。SET的模型是目前广泛使用、精度高的宏模型（Compact macromodel）。该模型以子电路的形式定义在SPICE中。MOS管的模型使用目前公认的22 nm的预测技术模型（Predictive technology model）。 在乘法器单元电路中, 除了单位输入耦合电容(C 1, C 2)和背栅偏置电压(V ctrl1, V ctrl2)外, 两个阈值逻辑门具有相同的仿真参数, 其中C 1, V ctrl1对应于输出c i+1的阈值逻辑门, C 2, V ctrl2对应于输出s i+1阈值逻辑门。在电路中, 电源电压V dd设置为0.80 V, PMOS管和NMOS管的宽长比(W/L)均设为1/7, 主要的电路仿真参数如表2所示。
表2
仿真得到的特性曲线如图5所示。在图5中, 输入信号a 1, a 2, s i, c i均设为方波, 所加的波形满足4个输入的16种逻辑组合, 0.8 V和0 V分别设置为输入的高电平和低电平。仿真得到的输出波形均以0.07 V和0.75 V为低电平和高电平。从图中可以看出, 该输出波形满足乘法器单元真值表(表1), 说明该电路能够实现乘法器单元对应的逻辑功能。
这里要说明的是，本实用新型要求保护的是硬件电路的连接特征，至于其它相关设计算法说明只是用于让一般技术人员更好的理解本实用新型。
以上所述仅为本实用新型的较佳实施例，凡依本实用新型申请专利范围所做的均等变化与修饰，皆应属本实用新型的涵盖范围。
Claims (2)
1.一种基于阈值逻辑的SET/MOS混合结构乘法器单元，其特征在于：包括第一、二、三、四信号源、四输入阈值逻辑门、五输入阈值逻辑门以及一反相器；
所述第一信号源与所述四输入阈值逻辑门的第一输入端、五输入阈值逻辑门的第一输入端连接；
所述第二信号源与所述四输入阈值逻辑门的第二输入端、五输入阈值逻辑门的第二输入端连接；
所述第三信号源与所述四输入阈值逻辑门的第三输入端、五输入阈值逻辑门的第三输入端连接；
所述第四信号源与所述四输入阈值逻辑门的第四输入端、五输入阈值逻辑门的第四输入端连接；
所述四输入阈值逻辑门的输出经所述反相器与所述五输入阈值逻辑门的第五端连接；所述四、五输入阈值逻辑门由SET/MOS混合电路构成。
2.根据权利要求1所述的基于阈值逻辑的SET/MOS混合结构乘法器单元，其特征在于：所述的SET/MOS混合电路包括：
一PMOS管，其源极接电源端V dd；
一NMOS管，其漏极与所述PMOS管的漏极连接；以及
一SET管，其与所述NMOS管的源极连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2012200014458U CN202435379U (zh) | 2012-01-05 | 2012-01-05 | 基于阈值逻辑的set/mos混合结构乘法器单元 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2012200014458U CN202435379U (zh) | 2012-01-05 | 2012-01-05 | 基于阈值逻辑的set/mos混合结构乘法器单元 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN202435379U true CN202435379U (zh) | 2012-09-12 |
Family
ID=46784787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2012200014458U Expired - Fee Related CN202435379U (zh) | 2012-01-05 | 2012-01-05 | 基于阈值逻辑的set/mos混合结构乘法器单元 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN202435379U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102571071A (zh) * | 2012-01-05 | 2012-07-11 | 福州大学 | 基于阈值逻辑的set/mos混合结构乘法器单元 |
-
2012
- 2012-01-05 CN CN2012200014458U patent/CN202435379U/zh not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102571071A (zh) * | 2012-01-05 | 2012-07-11 | 福州大学 | 基于阈值逻辑的set/mos混合结构乘法器单元 |
| CN102571071B (zh) * | 2012-01-05 | 2014-03-26 | 福州大学 | 基于阈值逻辑的set/mos混合结构乘法器单元 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN203675093U (zh) | 基于浮栅技术的动态异或门设计 | |
| Zhao et al. | Low-power clocked-pseudo-NMOS flip-flop for level conversion in dual supply systems | |
| CN103346780A (zh) | Mos管与单电子晶体管混合结构的可复用逻辑门 | |
| CN103279322B (zh) | Set/mos混合电路构成的阈值逻辑型超前进位加法器 | |
| CN102571071B (zh) | 基于阈值逻辑的set/mos混合结构乘法器单元 | |
| CN104270145B (zh) | 一种多pdn型电流模rm逻辑电路 | |
| CN202435379U (zh) | 基于阈值逻辑的set/mos混合结构乘法器单元 | |
| CN203911880U (zh) | 一种由衬底控制的d触发器 | |
| CN102611429B (zh) | 基于阈值逻辑的set/mos混合结构的加法器 | |
| CN202453865U (zh) | 基于阈值逻辑的set/mos混合结构2位乘法器 | |
| CN102571076B (zh) | 基于阈值逻辑的set/mos混合结构的7-3计数器 | |
| CN203324967U (zh) | Set/mos混合电路构成的阈值逻辑型超前进位加法器 | |
| CN103716039A (zh) | 一种基于浮栅mos管的增强型动态全加器设计 | |
| CN102545881B (zh) | 基于阈值逻辑的set/mos混合结构2位乘法器 | |
| CN202435358U (zh) | 基于set/mos混合结构的d触发器 | |
| CN202435380U (zh) | 基于阈值逻辑的set/mos混合结构的加法器 | |
| CN202435382U (zh) | 基于阈值逻辑的set/mos混合结构的7-3计数器 | |
| Varma et al. | Sub Threshold Level Shifters and Level Shifter with LEC for LSI’s | |
| CN102457266B (zh) | 基于阈值逻辑的set/mos混合结构的2:1复用器 | |
| CN206237376U (zh) | 基于浮栅mos管的差分型单边沿t触发器 | |
| CN202435377U (zh) | 基于set/mos混合结构的二进制码-格雷码转换器 | |
| CN102545882A (zh) | 基于set/mos混合结构的可重构阈值逻辑单元 | |
| CN203608178U (zh) | 基于浮栅mos管的增强型动态全加器 | |
| CN202424681U (zh) | 基于阈值逻辑的set/mos混合结构的2:1复用器 | |
| De Araujo et al. | AC—Clocked power supply DCVSL—Differential Cascode Voltage Switching Logic: Design guidelines for energy consumption optimization and CMOS layout |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120912 Termination date: 20180105 |