CN202404912U - 智能卡芯片存储器的神经网络测试模块及测试*** - Google Patents

Abstract

本实用新型公开了一种智能卡芯片存储器的神经网络测试模块及测试***，神经网络测试模块与多个存储器连接，包括测试控制模块、响应分析模块和数据选择模块，测试控制模块用于接收***时钟源提供的时钟信号、下载模块提供的使能信号和复位信号作为输入信号，并为每一存储器输出一组测试信号；数据选择模块，用于针对测试控制模块的输出信息，选择出要向不同的存储器输入的信息；响应分析模块，包括响应分析器及解码控制器，该解码控制器，用于将从多个不同的存储器返回的错误信息同时解析出来，并从一个输出端口输出提示各个存储器的错误信息。本实用新型可在大批量生产智能卡芯片的过程中实现高效测试智能卡芯片存储器。

Description

智能卡芯片存储器的神经网络测试模块及测试***

技术领域

本实用新型涉及智能卡芯片测试技术领域，尤其涉及一种智能卡芯片存储器的神经网络测试模块及测试***。

背景技术

智能卡芯片在生产成型后，首要的任务是对智能卡芯片中的存储器进行测试扫描。传统的测试扫描技术包括软件测试扫描技术和硬件测试扫描技术，其中，软件测试扫描技术也称为自测试技术，硬件测试扫描技术也称为内建自测试技术。软件自测试技术在存储器测试扫描中，存在着诊断分辨率差、诊断时间长、效率低、使用费用较高等缺点。内建自测试技术有效地解决了软件自测试技术在存储器测试扫描中存在的诸多问题，并具有结构简单、有效测试时间短、测试灵活性强、可以实现在线测试等优点。

目前，内建自测试技术在对智能卡芯片中的存储器进行测试扫描中仍存在一些问题。例如，电路只能在CPU工作时才可工作，每次只能对一片存储器进行测试，测试时间相对较长，不能精确定位错误类型和错误地点，不适用于智能卡芯片的大批量生产。

如图1所示，给出了内建自测试技术的电路结构原理图。传统的内建自测试技术的数字电路主要包括：测试控制器、测试生成器和响应分析器。

在测试控制器内，预设有某种特定算法，而这种算法就决定了测试方案的唯一性。所述测试控制器有3个输入信号，即：复位信号、使能信号和时钟信号。复位信号可使测试控制器的状态恢复成原始状态；使能信号用于控制测试控制器是否能正常工作；时钟信号用于控制电路的工作步骤。

测试控制器还有5个输出信号，即：

地址信号、用于确定要写入某片存储器内数据所处的地址；

数据信号、用于确定往存储器写入的数据；

存储器控制信号、用于控制数据处于哪个输入端口；

暂停信号，用于判别存储器的好和坏；

响应分析器控制信号，用于将错误的信息传给响应分析器，以便识别存储器的错误地址。

测试生成器是由3个数据选择器组成，用来选择输入到存储器中的信号是从内建自测试控制器发出，还是从芯片其他模块发出。由内建自测试控制器输出的3路信号输入到测试生成器中，其他的输入信号则是由芯片内的其它模块根据具体功能要求而输入的。测试生成器中的3个数据选择器分别发出一路输出信号与存储器相连，通知存储器要写入的地址、数据和端口编号。

响应分析器有3路输入信号和1路输出信号。测试控制器给响应分析器2个输入信号；存储器给响应分析器1个输入信号。这3路输入信号同时控制响应分析器，响应分析器判断错误地址。

图1所示的传统的内建自测试技术的电路工作流程如下所述。

首先，读卡器通电，读卡器处于正常工作状态，将智能卡***读卡器内，智能卡内的下载模块首先工作，在下载模块正常工作后再触发智能卡内的CPU开始工作。

CPU开始给测试控制器提供复位信号、使能信号和时钟信号，使测试控制器开始工作。在测试控制器启动后，根据测试控制器事前预置规定的算法，通过测试生成器给存储器发出三个信号，即：写入数据信号、地址信号和端口号信号，使存储器处于工作状态。

存储器按照测试控制器提供的信息要求执行，工作结束后存储器再将其自身的输出信号传输到响应分析器中，同时测试控制器也要给响应分析器提供两组信号，响应分析器再对其三组输入信号进行分析，响应分析器通过分析以此判断存储器是否发生错误。如果响应分析器判断存储器是发生错误的，则响应分析器发出一组提示信号，令CPU暂停工作。反之响应分析器不发出提示信号，CPU正常工作。此时测试工作过程结束。

通过对上述传统的内建自测试技术的电路的说明可知，现有的内建自测试技术均是在CPU主导和控制下进行的测试扫描，所以测试过程中存在的缺点主要包括：(1)每一次测试只能针对一片存储器进行检测，导致了测试时间较长，测试效率低；(2)测试精确度低，容错率低，不能精确判断错误类型和错误地点；(3)因测试效率低下，直接导致智能卡芯片产量低。

因此，在采用内建自测试技术时，如何针对大批量生产的智能卡芯片内的存储器实现在线测试扫描成为需要解决的技术问题。

实用新型内容

本实用新型所要解决的技术问题在于，提供一种智能卡芯片存储器的神经网络测试模块及测试***。

为了解决上述问题，本实用新型提出了一种智能卡芯片存储器的神经网络测试模块，其与多个存储器连接，包括：测试控制模块、响应分析模块和数据选择模块，其中：

所述测试控制模块，用于接收***时钟源提供的时钟信号、下载模块提供的使能信号和下载模块提供的复位信号作为输入信号，并为每一存储器输出一组测试信号；

所述数据选择模块，包括数据选择器，该数据选择器用于针对测试控制模块的输出信息，选择出要向不同的存储器输入的信息；

所述响应分析模块，包括响应分析器及解码控制器，该解码控制器，用于将从多个不同的存储器返回的错误信息同时解析出来，并从一个输出端口输出提示各个存储器的错误信息。

其中，所述测试控制模块为每一存储器输出一组测试信号以及所述数据选择模块为存储器选择的输入信息包括但不限于：

端口选择信号，读使能信号，写使能信号，写数据信号，写地址信号。

其中，所述测试控制模块是根据March CW算法设计的测试电路模块。

其中，所述测试控制模块的输出信号还包括：用于控制响应分析模块的控制信号，以及用于向神经网络测试模块外输出的暂停信号。

其中，所述响应分析模块通过解码及分析获得的错误信息包括但不限于：错误类型、错误地址和错误存储器号。

本实用新型还提供一种智能卡芯片存储器的神经网络测试***，包括：神经网络测试模块，以及测试时与其相连的多个存储器；其中，

所述神经网络测试模块，用于为每一个存储器输出一组测试信号，并在所述存储器测试结束后接收每一存储器返回的信号作为输入信号，并对接收的存储器返回的输入信号进行分析，判断各个存储器是否发生错误，并将判断结果输出。

进一步地，所述神经网络测试模块，包括：测试控制模块、响应分析模块和数据选择模块，其中：

所述测试控制模块，用于接收***时钟源提供的时钟信号、下载模块提供的使能信号和下载模块提供的复位信号作为输入信号，并为每一存储器输出一组测试信号；

所述数据选择模块，包括数据选择器，该数据选择器用于针对测试控制模块的输出信息，选择出要向不同的存储器输入的信息；

所述响应分析模块，包括响应分析器及解码控制器，该解码控制器，用于将从多个不同的存储器返回的错误信息同时解析出来，并从一个输出端口输出提示各个存储器的错误信息。

其中，所述测试控制模块为每一存储器输出一组测试信号以及所述数据选择模块为存储器选择的输入信息包括但不限于：

端口选择信号，读使能信号，写使能信号，写数据信号，写地址信号。

其中，所述测试控制模块是根据March CW算法设计的测试电路模块；

所述测试控制模块的输出信号还包括：用于控制响应分析模块的控制信号，以及用于向神经网络测试模块外输出的暂停信号。

其中，所述响应分析模块通过解码及分析获得的错误信息包括但不限于：错误类型、错误地址和错误存储器号。

本实用新型的一种智能卡芯片存储器的神经网络测试模块及测试***，完全不需要CPU主导和控制进行测试扫描；在成品智能卡芯片的测试阶段，可以同时对多片的单、双口存储器进行检测，有高的测试效率；该神经网络测试模块所用元件少；无需外加激励；可精确定位错误位置；可嵌入性好。有效解决了在大批量生产智能卡芯片的过程中，测试存储器时依赖CPU且测试效率低等问题。

附图说明

图1是内建自测试技术电路结构原理图；

图2是神经网络测试模块内部各个子模块的连接关系图；

图3是智能卡芯片存储器的神经网络测试***示意图。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚，以下结合附图对本实用新型作进一步地详细说明。

本实用新型的智能卡芯片存储器的神经网络测试模块及测试***，不需要CPU主导和控制进行测试扫描，采用的神经网络测试模块是基于MarchCW算法下设计的测试电路。利用神经网络测试模块可以在成品智能卡芯片的测试阶段，同时对多片的单、双口存储器进行检测。

神经网络测试模块将原有的内建自测试技术中的测试控制器、测试生成器和响应分析器按一种特殊的排列方式集成在一起，而形成了一种具有神经网络功能的新型模块。同时，该神经网络测试模块还包括一个解码控制器和一个数据选择器，如图2所示。所述解码控制器，用于把从不同存储器返回的错误信息同时解析出来，并从一个输出端口输出，可提示出各存储器的错误类型、错误地址。所述数据选择器，用于选择要向不同的存储器输入的各种信息，即：数据信息、地址信息，端口信息等。

如图2所示，给出了智能卡芯片存储器的神经网络测试模块连接示意图。神经网络测试模块，包括测试控制模块、响应分析模块和数据选择模块。

所述测试控制模块中，内置有测试算法。在神经网络测试模块设计时，综合考虑了故障覆盖率和实现的复杂度这两个方面，以此选择March CW算法作为测试控制模块中的预置算法。所述March CW算法如下：

$\⇑\left(\mathrm{\ω}0\right);\⇑(r0,\mathrm{\ω}1);\⇓(r1,\mathrm{\ω}0);\⇓\left(r0\right)$

神经网络测试模块的测试规则依据上述公式的作用机制，此算法规定了以什么样的规则对存储器进行访问，编写测试流程，再根据已编好的测试流程设计神经网络模块中的测试控制模块电路，也就是根据March CW算法产生了测试控制模块的具体电路。

所述测试控制模块接收***时钟源提供的时钟信号、下载模块提供的使能信号和下载模块提供的复位信号作为输入信号，并为每一存储器输出一组测试信号；生成的控制存储器的5个信号分别为：存储器的端口选择信号(此信号可以控制该片存储器是否在工作状态)，存储器的读使能信号(控制该存储器是否进行读操作)，存储器的写使能信号(控制该存储器是否进行写操作)，写数据信号(控制要向该存储器写入的数据)，写地址信号(控制要往该存储器哪个位置写数据)。

所述响应分析模块，是在传统的响应分析器的基础上增加了一个解码器，其目的是用于将从多片(例如4片)存储器返回的信号解析成一个信号。解析时，如果解析确定是错误信息，则响应分析模块还要将错误信息的类型表现出来，即包括但不限于：错误类型、错误地址和错误存储器号。如果信息正确，响应分析模块要将这个信息传出至***显示设备上。

所述数据选择模块，包括1个数据选择器，该数据选择器用于针对测试控制模块输出的信息，选择出要向不同的存储器输入的各种信息，即包括但不限于：数据信息、地址信息，端口信息等。

如图3所示，所述神经网络测试模块，在与多片(例如4片)存储器进行连接在线测试时，构成神经网络测试***，神经网络测试模块具有7个输入信号，其中3个信号分别是使能信号、复位信号和时钟信号(这三个信号与传统的内建自测试控制模块信号的功能相同)，其他4个输入信号是4片存储器返回给神经网络测试模块的信号，该4个返回的输入信号用于告知神经网络测试模块每一个存储器在各自执行完一定的操作之后返回怎样的值，以便让神经网络测试模块的解码器判断该片存储器是否产生错误。

同时，所述神经网络测试模块具有23个输出信号，其中20个输出信号平均分配给4个存储器中，作为存储器的输入信号，每个存储器对应的5个输入信号分别为：存储器的端口选择信号(此信号可以控制该片存储器是否在工作状态)，存储器的读使能信号(控制该存储器是否进行读操作)，存储器的写使能信号(控制该存储器是否进行写操作)，写数据信号(控制要向该存储器写入的数据)，写地址信号(控制要往该存储器哪个位置写数据)。

所述神经网络测试模块具有23个输出信号中，剩余的3个信号分别是：

错误识别信号，可以通过该错误识别信号识别出各片存储器是否发生错误，是哪一片发生的错误，以及错误的类型；

错误地址信号，可以通过此错误地址信号知道出错的存储器中究竟是哪个地址出错了；

最后一个信号可以连接一些***设备，例如示波器、FPGA验证版等。

图3所示的神经网络测试模块进行工作时的工作流程如下：

首先读卡器通电，读卡器处于正常工作状态，将智能卡***读卡器内，卡内的下载模块首先工作，在下载模块正常工作后再触发卡内的神经网络测试模块开始工作；其中，神经网络测试模块的时钟信号是由时钟源提供，神经网络测试模块的使能信号和复位信号是由下载模块提供。

神经网络测试模块接收到复位信号、使能信号和时钟信号后，依据事先人为设定的算法，神经网络测试模块开始为几片存储器同时提供写数据信号、写地址信号、写使能信号、读使能信号、和存储器选择信号。

各片存储器根据收到指令后开始工作，写数据、读数据，工作结束后各片存储器再分别输出一路信号返回给神经网络测试模块；

神经网络测试模块对所接收的各路信号进行分析，以此判断出各片存储器是否正确：如果神经网络测试模块判断某个存储器是发生错误的存储器，则神经网络测试模块发出一组提示信号；反之，神经网络测试模块不发出提示信号。此时测试工作过程结束。

以上所述仅为本实用新型的实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的权利要求范围之内。

Claims (10)

1.一种智能卡芯片存储器的神经网络测试模块，其与多个存储器连接，包括：测试控制模块、响应分析模块和数据选择模块，其中：

所述测试控制模块，用于接收***时钟源提供的时钟信号、下载模块提供的使能信号和下载模块提供的复位信号作为输入信号，并为每一存储器输出一组测试信号；

所述数据选择模块，包括数据选择器，该数据选择器用于针对测试控制模块的输出信息，选择出要向不同的存储器输入的信息；

所述响应分析模块，包括响应分析器及解码控制器，该解码控制器，用于将从多个不同的存储器返回的错误信息同时解析出来，并从一个输出端口输出提示各个存储器的错误信息。

2.如权利要求1所述的神经网络测试模块，其特征在于，

所述测试控制模块为每一存储器输出一组测试信号以及所述数据选择模块为存储器选择的输入信息包括但不限于：

端口选择信号，读使能信号，写使能信号，写数据信号，写地址信号。

3.如权利要求1所述的神经网络测试模块，其特征在于，

所述测试控制模块是根据March CW算法设计的测试电路模块。

4.如权利要求1所述的神经网络测试模块，其特征在于，

所述测试控制模块的输出信号还包括：用于控制响应分析模块的控制信号，以及用于向神经网络测试模块外输出的暂停信号。

5.如权利要求1所述的神经网络测试模块，其特征在于，

所述响应分析模块通过解码及分析获得的错误信息包括但不限于：错误类型、错误地址和错误存储器号。

6.一种智能卡芯片存储器的神经网络测试***，包括：神经网络测试模块，以及测试时与其相连的多个存储器；其中，

所述神经网络测试模块，用于为每一个存储器输出一组测试信号，并在所述存储器测试结束后接收每一存储器返回的信号作为输入信号，并对接收的存储器返回的输入信号进行分析，判断各个存储器是否发生错误，并将判断结果输出。

7.如权利要求6所述的神经网络测试***，其特征在于，所述神经网络测试模块，包括：测试控制模块、响应分析模块和数据选择模块，其中：

所述测试控制模块，用于接收***时钟源提供的时钟信号、下载模块提供的使能信号和下载模块提供的复位信号作为输入信号，并为每一存储器输出一组测试信号；

所述数据选择模块，包括数据选择器，该数据选择器用于针对测试控制模块的输出信息，选择出要向不同的存储器输入的信息；

所述响应分析模块，包括响应分析器及解码控制器，该解码控制器，用于将从多个不同的存储器返回的错误信息同时解析出来，并从一个输出端口输出提示各个存储器的错误信息。

8.如权利要求7所述的神经网络测试***，其特征在于，

所述测试控制模块为每一存储器输出一组测试信号以及所述数据选择模块为存储器选择的输入信息包括但不限于：

端口选择信号，读使能信号，写使能信号，写数据信号，写地址信号。

9.如权利要求7所述的神经网络测试***，其特征在于，

所述测试控制模块是根据March CW算法设计的测试电路模块；

所述测试控制模块的输出信号还包括：用于控制响应分析模块的控制信号，以及用于向神经网络测试模块外输出的暂停信号。

10.如权利要求7所述的神经网络测试***，其特征在于，

所述响应分析模块通过解码及分析获得的错误信息包括但不限于：错误类型、错误地址和错误存储器号。

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