CN102592679A

CN102592679A - 一种闪存芯片的测试方法和闪存芯片

Info

Publication number: CN102592679A
Application number: CN2011100066804A
Authority: CN
Inventors: 苏志强; 舒清明
Original assignee: GigaDevice Semiconductor Beijing Inc
Current assignee: Zhaoyi Innovation Technology Group Co ltd
Priority date: 2011-01-13
Filing date: 2011-01-13
Publication date: 2012-07-18
Anticipated expiration: 2031-01-13
Also published as: CN102592679B

Abstract

本发明提供了一种闪存芯片的测试方法，包括：外部测试机台对并行测试的待测芯片发出一个操作指令；待测芯片执行操作指令；待测芯片内部的状态机自动发送操作指令给待测芯片，完成待测芯片的测试。本发明的一种闪存芯片的测试方法，能够减少并行测试的时间。本发明还提供一种闪存芯片。

Description

一种闪存芯片的测试方法和闪存芯片

技术领域

本发明涉及半导体存储器技术领域，特别是涉及一种闪存芯片的测试方法和闪存芯片。

背景技术

为了验证存储器产品的正确性，在产品出厂前会进行一连串的测试流程。这些存储产品可以包括非挥发性存储器产品(例如，快闪存储器FlashMemory，或是可电除可编程只读存储器EEPROM等)，也可以包括一次性可编程OTP类存储器。一般的测试流程可以包括产品管脚(pin)的短路/断路测试、逻辑功能测试、电擦除特性测试(以判断该挥发性存储器内的资料是否可以被电擦除且再写入新资料)、程序码测试(将写入该非挥发性存储器的程序码读出并与该写入程序码作比对，以判断该非挥发性存储器的读写动作是否正确)等等。

其中，在对闪存(Flash Memory)芯片进行逻辑功能测试时通常会借助ATE(Automatic Test Equipment，自动测试设备)采用CKB(Checkboardpattern，棋盘格图形)向量来进行测试。通常情况下，采用此种方式来对闪存芯片进行逻辑功能测试时，需要ATE对芯片所有地址空间发一个写操作指令，当所需执行写操作的空间较多时，所花费的时间就会较长。例如，对于一个4M Bytes地址空间，则需要4M次指令，如果ATE每发出一次写操作指令的时间为300ns，那么发出所有写操作指令则需要1.2s。现有的测试通常会同时对多个芯片进行并行测试，即ATE同时对多个芯片发出写操作指令，因为每个芯片的测试时间并不会完全相同，需要等待所有的芯片的第一次写操作指令完成后，ATE才能发出第二次写操作指令时，这就增加了测试的时间。

例如，ATE对多个芯片进行program和verify操作时，首先需要对多个芯片同时发出第一次操作指令，所有芯片完成第一次的program和verify后，可能还有部分或者全部芯片里的存储单元(cell)需要再次进行program和verify，那么ATE需要对多个芯片再次发出第二次操作指令，然后等待所有芯片完成第二次操作指令，如此往复，直到所有芯片的存储单元全部通过verify。因为每个芯片完成操作指令的时间不同，例如，第一个芯片完成的时间为4s，其余芯片完成的时间为6s，那么ATE需要在6s后才会发出第二次指令，第一个芯片则需要等待2s后才能进行第二次操作，若第二次操作时各芯片与第一次操作时完成的时间相同，则第一个芯片需要再次等待，如此往复，执行几次操作，则需要进行几次等待，这就增加了并行测试的时间。

发明内容

本发明所要解决的技术问题是提供一种闪存芯片的测试方法和闪存芯片，能够减少并行测试的时间。

为了解决上述问题，本发明公开了一种闪存芯片的测试方法，包括以下步骤：

外部测试机台对并行测试的待测芯片发出一个操作指令；

待测芯片执行操作指令；

待测芯片内部的状态机自动发送操作指令给待测芯片，完成待测芯片的测试。

进一步地，所述方法还包括：

在所述待测芯片执行操作指令之后，校验待测芯片内的所有存储单元是否通过测试，若是，则停止操作；反之，则状态机机自动发送操作指令给待测芯片。

进一步地，所述方法还包括：

在待测芯片的所有存储单元通过测试后，状态机将测试通过信号返回给外部测试机台。

为了解决上述问题，本发明还公开了一种闪存芯片，包括：

操作指令接收模块，用于接收操作指令；

状态机，对外部测试机台的发出的操作指令进行智能分析，并自动发出操作指令给操作指令接收模块。

进一步地，所述闪存芯片还包括校验模块，校验闪存芯片的执行结果，并将结果发送给状态机。

进一步地，所述状态机为逻辑控制单元。

与现有技术相比，本发明具有以下优点：

本发明的闪存芯片的测试方法和闪存芯片，通过每个待测芯片内的状态机根据每个待测芯片的校验结果进行判断并发出操作指令，使待测芯片在接收外部测试机台的统一发出的操作指令后能够独立完成测试，无需等待其余待测芯片完成后，再由外部测试机台发出操作指令，减少了测试等待的时间，且在后续的操作中无需跟外部测试机台进行交互，进一步的减少了测试的时间。

附图说明

图1是本发明的一种闪存芯片的测试方法实施例一的流程图；

图2是本发明的一种闪存芯片的测试方法实施例二的流程图；

图3是本发明的一种闪存芯片实施例一的结构示意图；

图4是本发明的一种闪存芯片实施例二的结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

请参考图1，示出本发明的一种闪存芯片的测试方法实施例一，包括以下步骤：

步骤101，外部测试机台对并行测试的待测芯片发出一个操作指令。

外部测试机台对所有需要并行测试的待测芯片发出一个操作指令，这里的操作指令可以是进行逻辑功能测试的操作指令，例如，外部测试机台对待测芯片的CKB操作：对存储单元(cell)的擦除操作指令、对存在过擦除的存储单元的program和verify的操作指令等等。

步骤102，待测芯片执行操作指令。

所有待测芯片根据外部测试机台的操作指令执行操作。

步骤103，待测芯片内部的状态机自动发送操作指令给待测芯片，完成待测芯片的测试。

状态机接收外部测试机台的操作指令后，自动给待测芯片发出操作指令，直到待测芯片的全部存储单元通过测试。

参照图2，示出本发明的一种闪存芯片的测试方法实施例二，包括以下步骤：

步骤201，外部测试机台对并行测试的待测芯片发出一个操作指令。

步骤202，待测芯片执行操作指令。

步骤203，校验待测芯片内的所有存储单元是否通过测试，若是，则进行步骤204；反之，待测芯片内部的状态机自动发送操作指令给待测芯片，并返回步骤202。

步骤204，状态机将测试通过信息返回给外部测试机台。

通过对待测芯片的执行结果进行判断，是否芯片内的所有存储单元都完成此操作指令，若是，则无需进行操作，若否，则需要再次对待测芯片发出操作指令，待测芯片再次执行此操作指令。

待测芯片每执行一次操作指令后，校验模块自动对其执行结果进行校验，判断是否还需要再进行测试，直到待测芯片里的所有存储单元都完成此测试，则状态机停止发送操作指令，并将测试通过信息返回给外部测试机台，以等待外部测试机台对待测芯片进行其他的测试。

下面结合具体实例对前述实施例进行详细的说明。

假设需要将处于过擦除状态的存储单元进行软编程(soft program)，并校验(verify)软编程的存储单元是否恢复到正常的擦除状态。

首先，外部测试机台对所有并行测试的待测芯片发送一个软编程和校验的操作指令。假设此处需要并行测试的待测芯片共有两个，分别为第一待测芯片和第二待测芯片。

两个待测芯片接收到操作指令后，同时开始对其中的存储单元进行一次软编程操作并进行校验。经过校验得出，第一待测芯片中，50％的存储单元已经恢复到正常擦除状态，仍然还有50％的存储单元处于过擦除状态。第二待测芯片中，70％的存储单元已经恢复到正常擦除状态，30％的存储单元处于过擦除状态。其中，第一待测芯片完成时间为5s，第二待测芯片完成时间为6s。

第一待测芯片完成第一操作指令后，其中的状态机便可以根据校验结果判断，还有部分的存储单元处于过擦除状态，也就是说，该部分的存储单元还需要一次软编程操作，并需要在软编程之后进行校验。于是，状态机便自动给第一待测芯片再次发出操作指令，第一待测芯片再次对存在过擦除的存储单元进行软编程和校验。同样的，第二待测芯片的状态机也会自动给第二待测芯片再次发出操作指令，对第二待测芯片内存在过擦除的存储单元进行软编程和校验。

因为每个待测芯片内的状态机可以根据每个待测芯片的校验结果进行判断并发出操作指令，因此，当第一待测芯片的第一操作指令完成后，无需等待第二待测芯片完成第一次操作指令，第一待测芯片便可以执行第二次操作指令，从而节省了等待的时间。

假设，经过第一待测芯片的第二次操作完成时间为4s，完成第二次操作后，还有10％的存储单元存在过擦除状态，则第一待测芯片的状态机便会再次发出操作指令。第二待测芯片的第二次操作完成时间为6s，完成第二次操作后，所有的存储单元都恢复到正常擦除状态，则第二待测试无需再进行操作。

如上，假设第一待测芯片经过第三次操作后全部存储单元恢复到正常擦除状态，第三次操作完成时间为2s。那么可以计算出，第一待测芯片的所有存储单元恢复到正常擦除状态的时间为5s+4s+2s＝11s。第二待测芯片的所有存储单元恢复到正常擦除状态的时间为6s+6s＝12s。即，虽然第一待测芯片经过三次才全部完成，但是实际所用的时间小于第二待测芯片所用的时间。如果按照原有的方式进行，第一待测芯片在执行完每次操作指令后，等待第二待测芯片完成后，外部测试机台再发送后面的操作指令，那么第一待测芯片所用的时间则需要6s+6s+2s＝14s。因此，可以看出，通过状态机对各待测芯片的控制后，节省了测试时间。而在实际操作中，需要并行测试的待测芯片数量更多，从而可以节省较多的测试时间。

同时，通过待测单元内部的状态机给待测芯片发送操作指令，使待测芯片在后续操作中无需跟外部测试机台进行交互，进一步的减少了测试的时间。

参照图3，示出本发明实施例的一种闪存芯片100，包括操作指令接收模块10和状态机30。

操作指令接收模块10，用于接收操作指令，可以是外部的，如外部测试机台所发送的操作指令，也可以是内部的，如状态机所发出的操作指令。

状态机30，对外部测试机台发出的操作指令进行智能分析，并自动发出操作指令给操作指令接收模块10，使闪存芯片100执行操作，直到闪存芯片100内的所有存储单元通过测试。

参照图4，进一步地，闪存芯片100还包括校验模块50，用于校验闪存芯片100每次操作指令的执行结果，并将结果发送给状态机30，状态机根据结果判断闪存芯片100是否需要再次执行该操作指令，若需要，则状态机30向闪存芯片100再次发出操作指令，闪存芯片100根据操作指令执行操作，若不需要，则无需进行操作。可以理解此处的状态机30可以是逻辑控制单元，只要能接收外部测试机台的操作指令，并自动向闪存芯片100发送指令即可。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于***实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

以上对本发明所提供的一种闪存芯片的测试方法和闪存芯片进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims

1.一种闪存芯片的测试方法，其特征在于，包括以下步骤：

外部测试机台对并行测试的待测芯片发出一个操作指令；

待测芯片执行操作指令；

2.如权利要求1所述的方法，其特征在于，所述方法还包括：

3.如权利要求2所述的方法，其特征在于，所述方法还包括：

4.一种闪存芯片，其特征在于，包括：

操作指令接收模块，用于接收操作指令；

5.如权利要求4所述的闪存芯片，其特征在于，所述闪存芯片还包括校验模块，校验闪存芯片的执行结果，并将结果发送给状态机。

6.如权利要求4或5所述的闪存芯片，其特征在于，所述状态机为逻辑控制单元。