CN201893756U - 一种利用衬体偏置效应消除运放失调电压的结构 - Google Patents
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Abstract
本实用新型提供了一种利用衬体偏置效应消除运放失调电压的结构,通过该结构能有效消除运放失调电压,且不需增加运放主体电路的器件,进而不会带来额外的电容,不会影响运放的速度。其特征在于:其包括运算放大器,所述运算放大器的两输入端通过可选择开关接地、或连接工作电压,所述运算放大器的两个PMOS管中,一个PMOS管的衬底电压接入定值电压Vc,另一个PMOS管的衬底电压连接电压型数模转换器的输出电压,所述运算放大器的输出端连接比较器的负极,所述比较器的正极连接基准电压V,所述比较器连接N位减数器,所述N位减数器外接时钟输入,所述减数器的输出端连接所述电压型数模转换器。
Description
技术领域
本实用新型涉及CMOS工艺下的运算放大器的技术领域,具体为一种利用衬体偏置效应消除运放失调电压的结构。
背景技术
CMOS工艺发展突飞猛进,以其低廉的价格,低功耗,高集成度成为当今最重要的芯片生产工艺。基于CMOS工艺的各种应用领域的产品层出不穷。运算放大器作为电子***的一个基本的模块,有着广泛的应用,其自身性能很大程度上影响着***的性能。
理想的运放,各器件是对称,但在CMOS生产工艺中,由于制造工艺的波动,元器件间会有差异,这些差异导致了运放的不完美对称,产生了失调电压。。在CMOS生产工艺中,普通面积的运放失调电压的典型值10mV~30mV,在很多运用场合中是无法容忍的。如图1运放在某种运用中,输入和输出短接作缓冲器,如果运放没有失调电压,Vof的值为0,则Vout和Vin的值相等。但由于运放失调电压的存在,使得Vout和Vin的值不等,相差失调电压的值,这在高精度应用中,无法容忍,会导致***的性能下降。
一个MOS管有栅(G)、源(S)、漏(D)、衬底(B)四个端口,或称四极,如图2中所示,这四极的电压都对MOS管的电学性能产生影响和控制。图3是CMOS电路中常见的PMOS输入折叠式共源共栅放大器的拓扑结构,Vc,Vcb是输入PMOS管的阱电压,也就是B极的衬底电压。利用衬底偏置效应,改变衬底电压,可以改变MOS管的阈值电压Vth,从而改变管子的特性。由于在实际的生产工艺中,各个MOS管间会有偏差,这些偏差将给运放带来失调电压。
目前为了解决上述矛盾,主要采用以下的方法:
1) 增大输入管的面积,使输入管匹配的更好。然而这种方法会使输入管的输入电容变大,加重对前面电路的负载,降低电路的速度;
2) 版图上采用复杂的对称画法,使输入管匹配的更好。只能一定程度的减小运放的失调电压,但无法根除运放的失调电压。复杂的画法会使连线复杂,增加寄生电容,降低电路的速度;
3) 使用两相时钟消除,这种方法常用在离散开关电容信号中,无法用在连续信号中,限制了应用的场合;
4) 使用附加电流源,通过调节电流源来消除失调电压。增加了多余的电路,增加了寄生电容,降低电路的速度。
实用新型内容
针对上述问题,本实用新型提供了一种利用衬体偏置效应消除运放失调电压的结构,通过该结构能有效消除运放失调电压,且不需增加运放主体电路的器件,进而不会带来额外的电容,不会影响运放的速度。
一种利用衬体偏置效应消除运放失调电压的结构,其特征在于:其包括运算放大器,所述运算放大器的两输入端通过可选择开关接地、或连接工作电压,所述运算放大器的两个PMOS管中,一个PMOS管的衬底电压接入定值电压Vc,另一个PMOS管的衬底电压连接电压型数模转换器的输出电压,所述运算放大器的输出端连接比较器的负极,所述比较器的正极连接基准电压V,所述比较器连接N位减数器,所述N位减数器外接时钟输入,所述减数器的输出端连接所述电压型数模转换器。
其进一步特征在于:所述工作电压包括Vinn和Vinp,所述工作电压Vinn通过控制输入为1的mos开关连接所述运算放大器的负极端,所述工作电压Vinp通过控制输入为1的mos开关连接所述运算放大器的正极端;所述运算放大器的正极、负极输入端分别通过控制输入为0的mos开关接地;
所述运算放大器的输出端分别连接控制输入为1的mos开关、控制输入为0的mos开关,所述控制输入为1的mos开关的输出端连接芯片内的元器件,所述控制输入为0的mos开关的输出端连接所述比较器的负极;
所述比较器的正极电压大于负极电压,比较器输出1,即高电平,当比较器的正极电压小于负极电压,比较器输出0,即低电平。
采用上述结构后,校正过程中,在单位时间周期内通过不断的降低可变电压Vcb,最终使得运算放大器输出电压Vout<基准电压V,从而基本消除运放失调电压,并保持此时的Vcb不变,校正结束后将运算放大器的输入端、输出端电压接入到正常工作的环路中,通过该方法能有效基本消除运放失调电压,可以使运放失调电压减小到小于100微伏,且不需增加运放主体电路的器件,进而不会带来额外的电容,不会影响运放的速度。
附图说明
图1为运放输入失调电压示意图;
图2为MOS管的结构示意图;
图3为现有的运放拓扑结构示意图;
图4为本实用新型的结构示意框图;
图5为本实用新型的运算放大器的连接结构示意图。
具体实施方式
见图4、图5:其包括运算放大器,运算放大器的两输入端通过可选择开关接地、连接工作电压,运算放大器的两个PMOS管中,一个PMOS管的衬底电压接入定值电压Vc,另一个PMOS管的衬底电压连接电压型数模转换器,运算放大器的输出端连接比较器的负极,比较器的正极连接基准电压V,比较器连接N位减数器,N位减数器外接时钟输入,减数器的输出端连接电压型数模转换器;工作电压包括Vinn和Vinp,工作电压Vinn通过控制输入为1的mos开关连接运算放大器的负极端,工作电压Vinp通过控制输入为1的mos开关连接运算放大器的正极端;运算放大器的正极、负极输入端分别通过控制输入为0的mos开关接地;运算放大器的输出端分别连接控制输入为1的mos开关、控制输入为0的mos开关,控制输入为1的mos开关的输出端连接芯片内的元器件,控制输入为0的mos开关的输出端连接比较器的负极;比较器的正极电压大于负极电压,比较器输出1,即高电平,当比较器的正极电压小于负极电压,比较器输出0,即低电平。
其工作原理如下:芯片上电,运算放大器的输入端均接地,N位减数器置位,N位输出全为1,N位减数器控制的电压型数模转换器此时输出相应的最大电压,也是初始电压Vc+ΔV。设定基准电压V为VDD/2,运放的一个输入管的衬体电压接Vc,运算放大器的输出为VDD,VDD和VDD/2比较使得比较器输出CO为0。当比较器输出为0送往N位减数时,N位减数执行减数操作。当N位减数执行减数操作,它的输出减小,使得以计数器输出作为输入的电压型数模转换器输出电压也减小,即衬体偏置受控电压Vcb减小。当Vcb电压减小,运算放大器的输出也减小。只要运算放大器输出电压未降到VDD/2时,比较器输出为0,减数器继续执行减数操作,电压型数模转换器输出电压Vcb减小,运算放大器输出电压继续下降。当运算放大器输出电压降到小VDD/2时,比较器输出CO为1,减数器停止减数操作,并把此时减数器的值记录下 来,保持不变,数模转换器输出电压Vcb就保持不变。此后,工作电压Vinp、Vinn分别接入运算放大器的两输入端,运算放大器的输出端连接芯片的元器件。
Claims (4)
1.一种利用衬体偏置效应消除运放失调电压的结构,其特征在于:其包括运算放大器,所述运算放大器的两输入端通过可选择开关接地、或连接工作电压,所述运算放大器的两个PMOS管中,一个PMOS管的衬底电压接入定值电压Vc,另一个PMOS管的衬底电压连接电压型数模转换器的输出电压,所述运算放大器的输出端连接比较器的负极,所述比较器的正极连接基准电压V,所述比较器连接N位减数器,所述N位减数器外接时钟输入,所述减数器的输出端连接所述电压型数模转换器。
2.根据权利要求1所述的一种利用衬体偏置效应消除运放失调电压的结构,其特征在于:所述工作电压包括Vinn和通过控制输入为1的mos开关连接所述运算放大器的负极端,所述工作电压Vinp和Vinp,所述工作电压Vinp通过控制输入为1的mos开关连接所述运算放大器的正极端;所述运算放大器的正极、负极输入端分别通过控制输入为0的mos开关接地。
3.根据权利要求2所述的一种利用衬体偏置效应消除运放失调电压的结构,其特征在于:所述运算放大器的输出端分别连接控制输入为1的mos开关、控制输入为0的mos开关,所述控制输入为1的mos开关的输出端连接芯片内的元器件,所述控制输入为0的mos开关的输出端连接所述比较器的负极。
4.根据权利要求3所述的一种利用衬体偏置效应消除运放失调电压的结构,其特征在于:所述比较器的正极电压大于负极电压,比较器输出1,即高电平,当比较器的正极电压小于负极电压,比较器输出0,即低电平。
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