CN201690355U - 一种开关电源的外部时钟同步装置 - Google Patents

Abstract

本申请实施例公开了一种开关电源的外部时钟同步装置。包括：逻辑电平转换模块、下降沿延时模块、单稳态触发器、时钟选择模块和内部振荡器，其中，所述逻辑电平转换模块的输入端与开关电源的使能和同步复用管脚相连，输出端与所述单稳态触发器的时钟输入端和下降沿延时模块的输入端相连，所述下降沿延时模块的输出端与所述单稳态触发器的重置输入端相连，所述单稳态触发器的输出端与所述时钟选择模块的选择控制输入端相连，所述时钟选择模块的一个信号输入端与所述逻辑电平转换模块的输出端相连，另一个信号输入端与所述内部振荡器的输出端相连。根据本实用新型实施例，可以在保证开关电源正常工作的前提下，扩大开关电源的应用环境。

Description

一种开关电源的外部时钟同步装置

技术领域

本申请涉及开关电源，特别是涉及一种开关电源的外部时钟同步装置。

背景技术

在一个开关电源内部，需要一个工作时钟来周期性地打开功率管，通常，这个工作时钟都由内部振荡器来提供。但是，由内部振荡器所提供的工作时钟的频率固定，不能随时改变来适应不同的应用环境。因此，对于一个开关电源来说，需要有时钟外同步功能，即，由可以提供各种频率的外部时钟替代内部振荡器产生的内部时钟，作为开关电源的工作时钟。这样，一方面可以使开关电源适应不同的应用环境，另一方面也可以减少不必要的噪声。

目前有两种比较常用的方法来实现时钟外同步。其一是用锁相环，但是采用锁相环技术时电路比较复杂，并且，由于要考虑锁相环的环路稳定性，往往需要经历较长的时间来锁定频率，进而导致整个时钟外同步的时间较长。其二是用看门狗或者模拟时钟同步的装置实现同步，其电路简单，并且，也可以快速实现时钟外部同步。

但是，第二种方法要求外部时钟的频率必须大于内部时钟的频率，否则开关电源无法正常工作。而当将外部时钟频率的下限限定为大于内部时钟的频率时，在一定程度上缩小了开关电源的应用环境

实用新型内容

为了解决上述技术问题，本申请实施例提供了一种开关电源的外部时钟同步装置，可以在保证开关电源正常工作的前提下，扩大开关电源的应用环境。

本申请实施例公开了如下技术方案：

一种开关电源的外部时钟同步装置，包括：逻辑电平转换模块、下降沿延时模块、单稳态触发器、时钟选择模块和内部振荡器，其中，所述逻辑电平转换模块的输入端与开关电源的使能和同步复用管脚相连，输出端与所述单稳态触发器的时钟输入端和下降沿延时模块的输入端相连，所述下降沿延时模块的输出端与所述单稳态触发器的重置输入端相连，所述单稳态触发器的输出端与所述时钟选择模块的选择控制输入端相连，所述时钟选择模块的一个信号输入端与所述逻辑电平转换模块的输出端相连，另一个信号输入端与所述内部振荡器的输出端相连；所述逻辑电平转换模块将接收的逻辑电平或时钟信号转化为所述单稳态触发器所需的逻辑电平或时钟信号，所述下降沿延时模块将所述逻辑电平转换模块输出的时钟信号的下降沿进行延时；当所述逻辑电平转换模块输出为时钟信号，且所述时钟信号的周期小于所述下降沿延时模块的延时时间时，所述单稳态触发器输出逻辑高电平，否则，所述单稳态触发器输出逻辑低电平，所述时钟选择模块按照所述选择控制信号选择所述内部时钟信号和外部时钟信号中的一个作为开关电源的工作时钟信号。

优选的，所述装置还包括一个或门，其中，所述或门的一个输入端与所述下降沿延时模块的输出端相连，另一个输入端与所述单稳态触发器的输出端相连，输出端与所述内部振荡器的输入端相连。

优选的，所述逻辑电平转换模块包括：第一P-MOS管、第二P-MOS管、第三P-MOS管、第四P-MOS管、第五P-MOS管、第六P-MOS管、第七P-MOS管、第一N-MOS管、第二N-MOS管、第三N-MOS管和第四N-MOS管，其中，所述第一P-MOS管、第二P-MOS管、第三P-MOS管和第四P-MOS管构成一个倒管，所述第一P-MOS管和第二P-MOS管的栅极相连，且与所述开关电源的使能和同步复用管脚相连，所述第三P-MOS管和第四P-MOS管的栅极相连，所述第二P-MOS管和第四P-MOS管的漏极相连，且与所述第七P-MOS管的漏极相连；所述第一N-MOS管的漏极与所述第二P-MOS管的漏极相连，源极接地，栅极与所述开关电源的使能和同步复用管脚相连；所述第五P-MOS管、第六P-MOS管和第七P-MOS管的源极都与工作电源相连，漏极分别与所述第二N-MOS管、第三N-MOS管和第四N-MOS管的漏极相连，栅极分别与第二N-MOS管、第三N-MOS管和第四N-MOS管的栅极相连，所述第五P-MOS管的栅极与第一N-MOS管的漏极相连，所述第六P-MOS管的栅极与所述第五P-MOS管的漏极相连，所述第七P-MOS管的栅极与所述第六P-MOS管的漏极相连，所述第二N-MOS管、第三N-MOS管和第四N-MOS管的源极接地；所述第七P-MOS管的漏极输出所述逻辑电平转换模块的输出信号。

优选的，所述下降沿延时模块包括：第八P-MOS管、第九P-MOS管、第五N-MOS管、第六N-MOS管和电容，所述第五N-MOS管为倒管，其中，所述第八P-MOS管和第九P-MOS管的源极都与工作电源相连，漏极分别与第五N-MOS管和第六N-MOS管的漏极相连，栅极分别与第五N-MOS管和第六N-MOS管的栅极相连，所述第五N-MOS管和第六N-MOS管的源极接地；所述第九P-MOS管的栅极与所述第八P-MOS管的漏极相连；所述电容的一端分别与所述第八P-MOS管和第九P-MOS管的栅极相连，另一端接地；所述第八P-MOS管的栅极与所述逻辑电平转换模块的输出端相连，所述第九P-MOS管的漏极输出所述下降沿延时模块的输出信号。

优选的，所述时钟选择模块包括：非门、第一与非门、第二与非门和第三与非门，其中，所述非门的输入端与所述选择控制信号相连，输出端与所述第二与非门的一个输入端相连，第二与非门的另一个输入端与所述内部时钟信号相连；所述第一与非门的一个输入端与所述外部时钟信号相连，另一个输入端与所述选择控制信号相连；所述第三与非门的一个输入端与所述第一与非门的输出端相连，另一个输入端与所述第二与非门的输出端相连，输出端输出的信号为所述开关电源的工作时钟信号。

优选的，所述装置还包括计数器，其中，所述计数器的控制输入端与所述单稳态触发器的输出端相连，时钟输入端与所述逻辑电平转换模块的输出端相连，输出端与所述时钟选择模块的选择控制输入端相连；所述计数器在所述逻辑电平转换模块输出的外部时钟信号个数达到预置个数时，输出逻辑高电平，否则，输出逻辑低电平。

由上述实施例可以看出，与现有技术相比，本申请具有如下优点：

本实用新型提供的外部时钟同步装置采用单稳态触发器控制时钟同步，不仅结构简单，同步时钟精确，而且，外部时钟的频率不受内部时钟的频率的限制，可以在保证开关电源正常工作的前提下，扩大开关电源的应用环境。

另外，同步端口与使能端口复合共用，非常适用于具有外部时钟同步的开关电源产品，可以显著提高产品性能，同时降低了芯片面积和生产制造成本。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本申请一种开关电源的外部时钟同步装置的结构示意图；

图2为现有技术中另一种开关电源的时钟外同步装置的结构示意图；

图3为本申请一种开关电源的外部时钟同步装置中的逻辑电平转换模块10的结构示意图；

图4为本申请一种开关电源的外部时钟同步装置中的下降沿延时模块20的结构示意图；

图5为本申请一种开关电源的外部时钟同步装置中的时钟选择模块40的结构示意图；

图6为本申请一种开关电源的外部时钟同步装置的另一个实施例的结构示意图。

具体实施方式

下面结合附图及实施例，对本申请实施例进行详细描述。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。

请参阅图1，其为本申请一种开关电源的外部时钟同步装置的一个实施例的结构示意图。包括：逻辑电平转换模块10、下降沿延时模块20、单稳态触发器30、时钟选择模块40和内部振荡模块50，其中，

逻辑电平转换模块10的输入端与开关电源的使能和同步管脚相连，输出端与单稳态触发器30的时钟输入端和下降沿延时模块20的输入端相连，下降沿延时模块20的输出端与单稳态触发器30的重置输入端相连，单稳态触发器30的输出端与时钟选择模块40的选择控制输入端相连，时钟选择模块40的一个信号输入端与逻辑电平转换模块10的输出端相连，另一个信号输入端与内部振荡器50的输出端相连；

逻辑电平转换模块10将接收的逻辑电平或时钟信号转化为单稳态触发器30所需的逻辑电平或时钟信号，下降沿延时模块20将逻辑电平转换模块10输出的时钟信号的下降沿进行延时；

当逻辑电平转换模块10输出为时钟信号，且所述时钟信号的周期小于下降沿延时模块20的延时时间时，单稳态触发器30输出逻辑高电平，否则，单稳态触发器30输出逻辑低电平，时钟选择模块40按照所述选择控制信号选择所述内部时钟信号和外部时钟信号中的一个作为开关电源的工作时钟信号。

基于上述图1的结构，开关电源的外部时钟同步装置的工作原理是：由于在本实施例中，外部时钟同步装置需要与开关电源***中的使能控制端复合共用一个管脚，因此，逻辑电平转换模块10的输入端与开关电源的使能和同步复用管脚相连，不仅可以接收使能管脚上的逻辑电平，也可以接收同步管脚上的时钟信号。

当逻辑电平转换模块10接收的是逻辑电平时，把输入的逻辑高电平和逻辑低电平转化为单稳态触发器30所需的逻辑高电平和逻辑低电平。当逻辑电平转换模块10接收的是时钟信号时，当时钟信号的幅值高于上限阈值电压VH时，把时钟信号转换为单稳态触发器30所需的逻辑高电平，当时钟信号的幅值低于下限阈值电压VL时，把时钟信号转换为单稳态触发器30所需的逻辑低电平。

从逻辑电平转换模块10输出的信号作为单稳态触发器的时钟输入信号，并且，从逻辑电平转换模块10输出的信号又经过下降沿延时模块20的延时处理后，从下降沿延时模块20输出的延时信号作为单稳态触发器的重置输入信号。此时，当时钟输入信号为逻辑高电平或者为逻辑低电平时，单稳态触发器30输出逻辑低电平；当时钟输入信号为时钟信号，且时钟输入信号的周期小于延时信号的延时时间时，单稳态触发器30输出逻辑高电平；当时钟输入信号为时钟信号，且时钟输入信号的周期不小于延时信号的延时时间时，单稳态触发器30输出逻辑低电平。单稳态触发器30输出的信号为时钟选择模块40的选择控制信号，当选择控制信号为逻辑低电平时，选择内部时钟信号作为开关电源的工作时钟信号，当选择控制信号为逻辑高电平时，选择外部时钟信号作为开关电源的工作时钟信号。

由此可以看出，当逻辑电平转换电路10输出的信号作为外部时钟信号，当外部时钟信号为逻辑低电平或者逻辑高电平时，单稳态触发器30输出逻辑低电平，控制时钟选择模块40选择内部时钟信号作为开关电源的工作时钟信号，当外部时钟信号为一个时钟信号，且该时钟信号的周期小于延时信号的延时时间时，单稳态触发器30输出逻辑高电平，控制时钟选择模块40选择外部时钟信号作为开关电源的工作时钟信号，当外部时钟信号为一个时钟信号，且该时钟信号的周期不小于延时信号的延时时间时，单稳态触发器30输出逻辑低电平，控制时钟选择模块40选择内部时钟信号作为开关电源的工作时钟信号。

由上述分析可知，本实施例中，通过调节下降沿延时模块20的延时时间可以将时钟选择模块40选择不同频率的外部时钟信号作为开关电源的工作时钟信号，进而下降沿延时模块20具有改变工作信号频率的作用。因此，本实施例中，外部时钟信号的频率没有任何限制，在保证开关电源正常工作的前提下，扩大了开关电源的应用环境。

本实施例中的内部振荡模块50可以持续为时钟选择模块40提供内部时钟信号，也可以使用现有控制方式，控制内部振荡模块50在工作模式下为时钟选择模块40提供内部时钟信号，在非工作模式下不为时钟选择模块40提供内部时钟信号。本实施例对此并不限定。在本实施例中，提供另一种控制内部振荡模块50工作的方式，请参阅图2，其为本申请一种开关电源的外部时钟同步装置的另一个实施例的结构示意图。该装置还包括：或门60，其中，

或门60的一个输入端与下降沿延时模块20的输出端相连，另一个输入端与单稳态触发器30的输出端相连，输出端与内部振荡器50的输入端相连。

基于图2，其工作原理是：当逻辑电平转换模块10输出的信号为逻辑高电平时，经过下降沿延时模块20延时处理后，输出仍旧为逻辑高电平，将下降沿延时模块20输出的信号与单稳态触发器30输出的信号经过或门60进行或运算后，输出为逻辑高电平，触发内部振荡模块50处于工作模式；当逻辑电平转换模块10输出的信号为时钟信号时，且时钟信号的周期小于所述下降沿延时模块20的延时时间时，单稳态触发器30输出逻辑高电平，将下降沿延时模块20输出的信号与单稳态触发器30输出的信号经过或门60进行或运算后，输出也为逻辑高电平，触发内部振荡模块50处于工作模式；当逻辑电平转换模块10的输出信号为逻辑低电平时，或门60输出为逻辑低电平，触发内部振荡模块50处于不工作模式。

下面结合该装置的工作原理进一步介绍其内部结构以及连接关系。

请参阅图3，其为本申请一种开关电源的外部时钟同步装置中的逻辑电平转换模块10的结构示意图，包括：P-MOS管p1、P-MOS管p2、P-MOS管p3、P-MOS管p4、P-MOS管p5、P-MOS管p6、P-MOS管p7、N-MOS管n1、N-MOS管n2、N-MOS管n3和N-MOS管n4，其中，

P-MOS管p1、P-MOS管p2、P-MOS管p3和P-MOS管p4构成一个倒管，P-MOS管p1和P-MOS管p2的栅极相连，且与所述开关电源的使能和同步复用管脚相连，第三P-MOS管p3和P-MOS管p4的栅极相连，P-MOS管p2和P-MOS管p4的漏极相连，且与P-MOS管p7的漏极相连；

N-MOS管n1的漏极与P-MOS管p2的漏极相连，源极接地，栅极与所述开关电源的使能和同步复用管脚相连；

P-MOS管p5、P-MOS管p6和P-MOS管p7的源极都与工作电源相连，漏极分别与N-MOS管n2、N-MOS管n3和N-MOS管n4的漏极相连，栅极分别与N-MOS管n2、N-MOS管n3和N-MOS管n4的栅极相连，P-MOS管p5的栅极与N-MOS管n1的漏极相连，P-MOS管p6的栅极与P-MOS管p5的漏极相连，P-MOS管p7的栅极与P-MOS管p6的漏极相连，N-MOS管n2、N-MOS管n3和N-MOS管n4的源极接地；

P-MOS管p7的漏极输出所述逻辑电平转换模块的输出信号。

请参阅图4，其为本申请一种开关电源的外部时钟同步装置中的下降沿延时模块20的结构示意图，包括：P-MOS管p8、P-MOS管p9、N-MOS管n5、N-MOS管n6和电容c1，所述第五N-MOS管为倒管，其中，

P-MOS管p8和P-MOS管p9的源极都与工作电源相连，漏极分别与N-MOS管n5和N-MOS管n6的漏极相连，栅极分别与N-MOS管n5和N-MOS管n6的栅极相连，N-MOS管n5和N-MOS管n6的源极接地；

P-MOS管p9的栅极与P-MOS管p8的漏极相连；

电容c1的一端分别与P-MOS管p8和P-MOS管p9的栅极相连，另一端接地；

P-MOS管p8的栅极与所述逻辑电平转换模块的输出端相连，P-MOS管p9的漏极输出所述下降沿延时模块的输出信号。

请参阅图5，其为本申请一种开关电源的外部时钟同步装置中的时钟选择模块40的结构示意图，非门51、与非门52、与非门53和与非门54，其中，

非门51的输入端与所述选择控制信号相连，输出端与与非门53的一个输入端相连，与非门53的另一个输入端与所述内部时钟信号相连；

与非门52的一个输入端与所述外部时钟信号相连，另一个输入端与所述选择控制信号相连；

所述与非门54的一个输入端与所述与非门52的输出端相连，另一个输入端与所述与非门53的输出端相连，输出端输出的信号为所述开关电源的工作时钟信号。

如图5所示，时钟选择模块40的工作原理是：时钟选择模块40是由简单的组合逻辑电路完成，这样可以实现时钟快速切换。当时钟选择模块接收的选择控制信号为逻辑电平时，选择外部时钟信号作为开关电源的工作时钟信号；反之，当选择控制信号为逻辑低电平时，选择内部时钟信号作为开关电源的工作时钟信号。

当开关电源的外部时钟同步装置受到噪声的影响时，也有可能使逻辑电平带有毛刺，当逻辑电平转换电路10输出的这样的“假时钟信号”时，会使单稳态触发器30误以为收到时钟信号，并输出逻辑高电平，进一步触发时钟选择模块40选择逻辑电平转换电路10输出的“假时钟信号”作为开关电源的工作时钟信号。为了防止噪声信号的干扰，避免出现上述错误，开关电源的外部时钟同步装置还可以包括计数器70，请参阅图6，其为本申请一种开关电源的外部时钟同步装置的另一个实施例的结构示意图。

如图6所示，计数器70的控制输入端与单稳态触发器30的输出端相连，时钟输入端与逻辑电平转换模块10的输出端相连，输出端与时钟选择电路40的选择控制输入端相连；计数器70在逻辑电平转换模块10输出的外部时钟信号个数大于预置个数时，输出逻辑高电平，否则，输出逻辑低电平。

由此可见，当单稳态触发器30输出一个逻辑高电平后，并不直接将该逻辑高电平作为时钟选择模块40的选择控制信号，而是将该逻辑高电平作为计数器70的控制信号接到控制输入端，同时，计数器70的时钟输入端与逻辑电平转换模块10的输出端相连，接收逻辑电平转换模块10输出的时钟信号，计数器70对该时钟信号进行计数，当计数的个数达到预置个数时，说明该时钟信号为真正的时钟信号，计数器70输出逻辑高电平给时钟选择模块40；当计数的个数没有达到预置个数时，说明该时钟信号为由带毛刺的逻辑电平而产生的“假时钟信号”，计数器70输出逻辑低电平给时钟选择模块40。

由上述实施例可以看出，与现有技术相比，本申请具有如下优点：

本实用新型提供的外部时钟同步装置采用单稳态触发器控制时钟同步，不仅结构简单，同步时钟精确，而且，外部时钟的频率不受内部时钟的频率的限制，可以在保证开关电源正常工作的前提下，扩大开关电源的应用环境。

另外，同步端口与使能端口复合共用，非常适用于具有外部时钟同步的开关电源产品，可以显著提高产品性能，同时降低了芯片面积和生产制造成本。

以上对本申请所提供的一种开关电源的外部时钟同步装置进行了详细介绍，本文中应用了具体实施例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (6)

1.一种开关电源的外部时钟同步装置，其特征在于，包括：逻辑电平转换模块、下降沿延时模块、单稳态触发器、时钟选择模块和内部振荡器，其中，

所述逻辑电平转换模块的输入端与开关电源的使能和同步复用管脚相连，输出端与所述单稳态触发器的时钟输入端和下降沿延时模块的输入端相连，所述下降沿延时模块的输出端与所述单稳态触发器的重置输入端相连，所述单稳态触发器的输出端与所述时钟选择模块的选择控制输入端相连，所述时钟选择模块的一个信号输入端与所述逻辑电平转换模块的输出端相连，另一个信号输入端与所述内部振荡器的输出端相连；

所述逻辑电平转换模块将接收的逻辑电平或时钟信号转化为所述单稳态触发器所需的逻辑电平或时钟信号，所述下降沿延时模块将所述逻辑电平转换模块输出的时钟信号的下降沿进行延时；

当所述逻辑电平转换模块输出为时钟信号，且所述时钟信号的周期小于所述下降沿延时模块的延时时间时，所述单稳态触发器输出逻辑高电平，否则，所述单稳态触发器输出逻辑低电平，所述时钟选择模块按照所述选择控制信号选择所述内部时钟信号和外部时钟信号中的一个作为开关电源的工作时钟信号。

2.根据权利要求1所述的开关电源的外部时钟同步装置，其特征在于，所述装置还包括一个或门，其中，

所述或门的一个输入端与所述下降沿延时模块的输出端相连，另一个输入端与所述单稳态触发器的输出端相连，输出端与所述内部振荡器的输入端相连。

3.根据权利要求1所述的开关电源的外部时钟同步装置，其特征在于，所述逻辑电平转换模块包括：第一P-MOS管、第二P-MOS管、第三P-MOS管、第四P-MOS管、第五P-MOS管、第六P-MOS管、第七P-MOS管、第一N-MOS管、第二N-MOS管、第三N-MOS管和第四N-MOS管，其中，

所述第一P-MOS管、第二P-MOS管、第三P-MOS管和第四P-MOS管构成一个倒管，所述第一P-MOS管和第二P-MOS管的栅极相连，且与所述开关电源的使能和同步复用管脚相连，所述第三P-MOS管和第四P-MOS管的栅极相连，所述第二P-MOS管和第四P-MOS管的漏极相连，且与所述第七P-MOS管的漏极相连；

所述第一N-MOS管的漏极与所述第二P-MOS管的漏极相连，源极接地，栅极与所述开关电源的使能和同步复用管脚相连；

所述第五P-MOS管、第六P-MOS管和第七P-MOS管的源极都与工作电源相连，漏极分别与所述第二N-MOS管、第三N-MOS管和第四N-MOS管的漏极相连，栅极分别与第二N-MOS管、第三N-MOS管和第四N-MOS管的栅极相连，所述第五P-MOS管的栅极与第一N-MOS管的漏极相连，所述第六P-MOS管的栅极与所述第五P-MOS管的漏极相连，所述第七P-MOS管的栅极与所述第六P-MOS管的漏极相连，所述第二N-MOS管、第三N-MOS管和第四N-MOS管的源极接地；

所述第七P-MOS管的漏极输出所述逻辑电平转换模块的输出信号。

4.根据权利要求1所述的开关电源的外部时钟同步装置，其特征在于，所述下降沿延时模块包括：第八P-MOS管、第九P-MOS管、第五N-MOS管、第六N-MOS管和电容，所述第五N-MOS管为倒管，其中，

所述第八P-MOS管和第九P-MOS管的源极都与工作电源相连，漏极分别与第五N-MOS管和第六N-MOS管的漏极相连，栅极分别与第五N-MOS管和第六N-MOS管的栅极相连，所述第五N-MOS管和第六N-MOS管的源极接地；

所述第九P-MOS管的栅极与所述第八P-MOS管的漏极相连；

所述电容的一端分别与所述第八P-MOS管和第九P-MOS管的栅极相连，另一端接地；

所述第八P-MOS管的栅极与所述逻辑电平转换模块的输出端相连，所述第九P-MOS管的漏极输出所述下降沿延时模块的输出信号。

5.根据权利要求1所述的开关电源的外部时钟同步装置，其特征在于，所述时钟选择模块包括：非门、第一与非门、第二与非门和第三与非门，其中，

所述非门的输入端与所述选择控制信号相连，输出端与所述第二与非门的一个输入端相连，第二与非门的另一个输入端与所述内部时钟信号相连；

所述第一与非门的一个输入端与所述外部时钟信号相连，另一个输入端与所述选择控制信号相连；

所述第三与非门的一个输入端与所述第一与非门的输出端相连，另一个输入端与所述第二与非门的输出端相连，输出端输出的信号为所述开关电源的工作时钟信号。

6.根据权利要求1-5任意一项所述的开关电源的外部时钟同步装置，其特征在于，所述装置还包括计数器，其中，

所述计数器的控制输入端与所述单稳态触发器的输出端相连，时钟输入端与所述逻辑电平转换模块的输出端相连，输出端与所述时钟选择模块的选择控制输入端相连；

所述计数器在所述逻辑电平转换模块输出的外部时钟信号个数达到预置个数时，输出逻辑高电平，否则，输出逻辑低电平。

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