CN116996071B - 一种saradc采样时钟产生装置及方法 - Google Patents
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- 238000005070 sampling Methods 0.000 title claims abstract description 190
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- 230000001934 delay Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
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Abstract
本发明公开了SARADC采样时钟产生装置及方法，包括：使能信号产生电路，用于将SARADC的外部采样脉冲转换为使能逻辑电平；采样时钟产生电路，与使能信号产生电路电连接，采样时钟产生电路用于生成与外部采样脉冲具有固定延时的SARADC采样时钟，且其工作状态通过使能逻辑电平控制；时钟分频器，与采样时钟产生电路的输出端电连接，且用于通过设置分频数生成降频SARADC采样时钟。本发明提出的SARADC采样时钟产生装置，利用使能逻辑电平控制采样时钟产生电路，生成了外部采样脉冲具有固定延时的SARADC采样时钟，同时，利用时钟分频器生成周期可调的降频SARADC采样时钟。
Description
技术领域
本发明涉及SARADC采样技术领域，具体涉及一种SARADC采样时钟产生装置及方法。
背景技术
SARADC的启动方式为外部触发采样，内部产生一系列采样时钟；外部采样时钟为主机给出，具有严格的周期性，以实现均匀采样；SARADC的数字模块在接收到外部采样脉冲后，内部产生采样脉冲以触发SARADC的数据转换，同时完成采样。
在数字采样时，由于采样时刻可能存在亚稳态，即使输入信号为严格的周期信号，产生的采样时钟仍然可能存在一个数字时钟周期的偏差。如图1所示，外部采样时钟周期为T1，但由于数字时钟与外部采样时钟异步，经过采样产生的SARADC采样时钟T3不等于T4。由于采样的不均匀会导致器件的SNR降低。
现有技术SARADC采样通常产生有限个数的脉冲，且产生的脉冲周期依赖于延时单元，因此脉冲周期难以做到很长。同时依赖于延时单元的采样电路具有成本高，效率底，耗时间等类似问题。因此，期待一种延迟固定、周期可调、成本低的SARADC采样时钟产生装置。
基于这一技术背景，本发明研究了一种SARADC采样时钟产生装置及方法。
发明内容
针对现有技术的不足，本发明提出一种SARADC采样时钟产生装置及方法，该装置利用使能逻辑电平控制采样时钟产生电路，生成了外部采样脉冲具有固定延时的SARADC采样时钟，同时，利用时钟分频器生成周期可调的降频SARADC采样时钟。
为了实现上述目的，本发明第一方面提供一种SARADC采样时钟产生装置，包括：
使能信号产生电路，用于将所述SARADC的外部采样脉冲转换为使能逻辑电平；
采样时钟产生电路，与所述使能信号产生电路电连接，所述采样时钟产生电路用于生成与所述外部采样脉冲具有固定延时的SARADC采样时钟，且其工作状态通过所述使能逻辑电平控制；
时钟分频器，与所述采样时钟产生电路的输出端电连接，且用于通过设置分频数生成降频SARADC采样时钟。
本发明第二方面提供一种在上述装置中进行的SARADC采样时钟产生方法，所述的方法包括以下步骤：
将SARADC的外部采样脉冲转换为使能逻辑电平；
通过所述使能逻辑电平控制采样时钟产生电路，生成与所述外部采样脉冲具有固定延时的SARADC采样时钟；
将SARADC采样时钟送入时钟分频器，设置分频数生成降频SARADC采样时钟。
本发明的效果是：
（1）本发明提出的SARADC采样时钟产生装置，利用使能逻辑电平控制采样时钟产生电路，生成了外部采样脉冲具有固定延时的SARADC采样时钟，同时，利用时钟分频器生成周期可调的降频SARADC采样时钟。
（2）本发明提出的SARADC采样时钟产生装置，通过第一边沿检测器、第一D触发器和反相器配合工作，使得外部采样脉冲的检测更加精确可控。
（3）本发明提出的SARADC采样时钟产生装置，通过第二边沿检测器、第二D触发器、第三边沿检测器、第三D触发器配合工作，精确控制了外部采样脉冲与SARADC采样时钟的固定延时，以及SARADC采样时钟高低电平的宽度。
（4）本发明提出的SARADC采样时钟产生装置，通过设置计数器记录降频SARADC采样时钟的数目，当降频SARADC采样时钟的数目满足采样需求后，产生完成电平信号使得第二D触发器和第三D触发器复位清零，节省了装置的功耗。
（5）本发明提出的SARADC采样时钟产生装置，通过设置频数调整寄存器，使得降频SARADC采样时钟的周期调整更加方便灵活。
（6）本发明提出的SARADC采样时钟产生装置，通过分别设置第一边沿检测器、第二边沿检测器和第三边沿检测器内延迟器的延迟参数，使得使能逻辑电平的延迟参数、SARADC采样时钟的周期参数更加准确可控。
本发明的其它特征和优点将在随后具体实施方式部分予以详细说明。
附图说明
通过结合附图对本发明示例性实施方式进行更详细的描述，本发明的上述以及其它目的、特征和优势将变得更加明显，其中，在本发明示例性实施方式中，相同的参考标号通常代表相同部件。
图1为现有技术SARADC采样时钟采样方法流程图。
图2为本发明提出的SARADC采样时钟产生装置的结构示意图。
附图标记说明：
1-使能信号产生电路，2-采样时钟产生电路，3-时钟分频器；
101-第一边沿检测器，102-第一D触发器，103-反相器，104-第二D触发器，105-第三D触发器，106-第二边沿检测器，107-第三边沿检测器，108-三输入与门，109-时钟延迟器；
1001-外部采样脉冲，1002-使能逻辑电平，1003-SARADC采样时钟，1004-降频SARADC采样时钟，1005-逻辑低电平。
具体实施方式
下面将更详细地描述本发明的优选实施方式。虽然以下描述了本发明的优选实施方式，然而应该理解，可以以各种形式实现本发明而不应被这里阐述的实施方式所限制。
在本发明中，在未作相反说明的情况下，使用的方位词如“上、下”通常是指装置在正常使用状态下的上和下，例如参考图1的图面方向，“内、外”是指相对于装置轮廓而言的。此外，术语“第一、第二、第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一、第二、第三”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
本发明提供一种SARADC采样时钟产生装置，如图1所示，包括：
使能信号产生电路1，用于将SARADC的外部采样脉冲1001转换为使能逻辑电平1002；
采样时钟产生电路2，与使能信号产生电路1电连接，采样时钟产生电路2用于生成与外部采样脉冲1001具有固定延时的SARADC采样时钟1003，且其工作状态通过使能逻辑电平1002控制；
时钟分频器3，与采样时钟产生电路2的输出端电连接，且用于通过设置分频数生成降频SARADC采样时钟1004。
本发明中，利用使能逻辑电平1002控制采样时钟产生电路2，生成了外部采样脉冲1001具有固定延时的SARADC采样时钟1003，同时，利用时钟分频器3生成周期可调的降频SARADC采样时钟1004。
根据本发明，使能信号产生电路1包括第一边沿检测器101、第一D触发器102和反相器103；
第一边沿检测器101的输入端电连接外部采样脉冲1001，输出端与第一D触发器102的置位端电连接；
反相器103的输入端与SARADC采样时钟1003电连接，输出端与第一D触发器102的时钟输入端电连接。
本发明中，通过第一边沿检测器101、第一D触发器102和反相器103配合工作，使得外部采样脉冲1001的检测更加精确可控。
根据本发明，采样时钟产生电路2包括第二边沿检测器106、第二D触发器104、第三边沿检测器107、第三D触发器105；
第三D触发器105的反相输出端与第二D触发器104的信号输入端电连接；
第二D触发器104、第三D触发器105的时钟输入端均与SARADC采样时钟1003电连接，置位端均与第一D触发器102的同相输出端电连接；
第二D触发器104、第三D触发器105的同相输出端分别与第二边沿检测器106和第三边沿检测器107的输入端电连接。
根据本发明，采样时钟产生电路2还包括三输入与门108和时钟延迟器109；
三输入与门108的三个输入端分别与第一D触发器102的同相输出端、第二边沿检测器106、第三边沿检测器107的输出端电连接，输出端与时钟延迟器109的输入端电连接；
时钟延迟器109的输出端用于输出SARADC采样时钟1003。
优选地，第一D触发器102的信号输入端电连接逻辑低电平1005；
第二D触发器104的同相输出端还与第三D触发器105的信号输入端电连接。
本发明中，通过第二边沿检测器106、第二D触发器104、第三边沿检测器107、第三D触发器105配合工作，精确控制了外部采样脉冲1001与SARADC采样时钟1003的固定延时，以及SARADC采样时钟1003高低电平的宽度。
优选地，第一边沿检测器101、第二边沿检测器106和第三边沿检测器107均包括边沿延迟器和异或门；
每个边沿检测器的输入端与边沿延迟器的输入端、异或门的一个输入端电连接，边沿延迟器的输出端与异或门的另一个输入端电连接，异或门的输出端为该边沿检测器的输出端。
本发明中，通过分别设置第一边沿检测器101、第二边沿检测器106和第三边沿检测器107内延迟器的延迟参数，使得使能逻辑电平1002的延迟参数、SARADC采样时钟1003的周期参数更加准确可控；根据SARADC采样时钟1003的周期参数的实际需求，可以将第一边沿检测器101、第二边沿检测器106和第三边沿检测器107内延迟器的延迟参数设置为相同，也可以设置为不同。
优选地，时钟分频器3与时钟延迟器109的输出端电连接，且其输出端用于输出降频SARADC采样时钟1004；
时钟分频器3设置有分频数调整寄存器，分频数调整寄存器用于调整降频SARADC采样时钟1004的周期；
该装置还包括计数器，用于记录降频SARADC采样时钟1004的数目，当降频SARADC采样时钟1004的数目满足采样需求后，产生完成电平信号反馈使得第一D触发器102、第二D触发器104和第三D触发器105复位清零。
本发明中，通过设置计数器记录降频SARADC采样时钟1004的数目，当降频SARADC采样时钟1004的数目满足采样需求后，产生完成电平信号使得第二D触发器104和第三D触发器105复位清零，节省了装置的功耗。
本发明中，通过设置频数调整寄存器，使得降频SARADC采样时钟1004的周期调整更加方便灵活。
本发明还提供一种在上述的装置中进行的SARADC采样时钟产生方法，的方法包括以下步骤：
将SARADC的外部采样脉冲1001转换为使能逻辑电平1002；
通过使能逻辑电平1002控制采样时钟产生电路2，生成与外部采样脉冲1001具有固定延时的SARADC采样时钟1003；
将SARADC采样时钟1003送入时钟分频器3，设置分频数生成降频SARADC采样时钟1004。
根据本发明，使能逻辑电平1002通过将SARADC的外部采样脉冲1001送入边沿检测器，且通过边沿检测器控制D触发器的置位端生成使能逻辑电平1002；
通过使能逻辑电平1002控制连接成环路的两个D触发器的置位端，对两个D触发器的同相输出信号分别进行边沿检测，并将产生的两个边沿检测信号与使能逻辑电平1002进行逻辑与操作得到SARADC采样时钟1003。
优选地，生成使能逻辑电平1002的D触发器的输入时钟为反相的SARADC采样时钟1003；
连接成环路的两个D触发器的输入时钟为SARADC采样时钟1003。
下面通过一个具体实施例对本发明进行更详细的说明。
实施例1
如图1所示，本实施例提供一种SARADC采样时钟产生装置，如图1所示，包括：
使能信号产生电路1，用于将SARADC的外部采样脉冲1001转换为使能逻辑电平1002；
采样时钟产生电路2，与使能信号产生电路1电连接，采样时钟产生电路2用于生成与外部采样脉冲1001具有固定延时的SARADC采样时钟1003，且其工作状态通过使能逻辑电平1002控制；
时钟分频器3，与采样时钟产生电路2的输出端电连接，且用于通过设置分频数生成降频SARADC采样时钟1004；
使能信号产生电路1包括第一边沿检测器101、第一D触发器102和反相器103；
第一边沿检测器101的输入端电连接外部采样脉冲1001，输出端与第一D触发器102的置位端电连接；
反相器103的输入端与SARADC采样时钟1003电连接，输出端与第一D触发器102的时钟输入端电连接；
采样时钟产生电路2包括第二边沿检测器106、第二D触发器104、第三边沿检测器107、第三D触发器105；
第三D触发器105的反相输出端与第二D触发器104的信号输入端电连接；
第二D触发器104、第三D触发器105的时钟输入端均与SARADC采样时钟1003电连接，置位端均与第一D触发器102的同相输出端电连接；
第二D触发器104、第三D触发器105的同相输出端分别与第二边沿检测器106和第三边沿检测器107的输入端电连接；
采样时钟产生电路2还包括三输入与门108和时钟延迟器109；
三输入与门108的三个输入端分别与第一D触发器102的同相输出端、第二边沿检测器106、第三边沿检测器107的输出端电连接，输出端与时钟延迟器109的输入端电连接；
时钟延迟器109的输出端用于输出SARADC采样时钟1003；
第一D触发器102的信号输入端电连接逻辑低电平1005；
第二D触发器的同相输出端还与第三D触发器105的信号输入端电连接；
第一边沿检测器101、第二边沿检测器106和第三边沿检测器107均包括边沿延迟器和异或门；
每个边沿检测器的输入端与边沿延迟器的输入端、异或门的一个输入端电连接，边沿延迟器的输出端与异或门的另一个输入端电连接，异或门的输出端为该边沿检测器的输出端；
本实施例中各个边沿检测器的边沿延迟器的延迟参数相同；
时钟分频器3与时钟延迟器109的输出端电连接，且其输出端用于输出降频SARADC采样时钟1004；
时钟分频器3设置有分频数调整寄存器，分频数调整寄存器用于调整降频SARADC采样时钟1004的周期；
的装置还包括计数器，用于记录降频SARADC采样时钟1004的数目，当降频SARADC采样时钟1004的数目满足采样需求后，产生完成电平信号反馈使得第一D触发器102、第二D触发器104和第三D触发器105复位清零。
本实施例提供一种SARADC采样时钟产生方法，的方法包括以下步骤：
将SARADC的外部采样脉冲1001转换为使能逻辑电平1002；
通过使能逻辑电平1002控制采样时钟产生电路2，生成与外部采样脉冲1001具有固定延时的SARADC采样时钟1003；
将SARADC采样时钟1003送入时钟分频器3，设置分频数生成降频SARADC采样时钟1004；
使能逻辑电平1002通过将SARADC的外部采样脉冲1001送入边沿检测器，且通过边沿检测器控制D触发器的置位端生成使能逻辑电平1002；
通过使能逻辑电平1002控制连接成环路的两个D触发器的置位端，对两个D触发器的同相输出信号分别进行边沿检测，并将产生的两个边沿检测信号与使能逻辑电平1002进行逻辑与操作得到SARADC采样时钟1003。
生成使能逻辑电平1002的D触发器的输入时钟为反相的SARADC采样时钟1003；
连接成环路的两个D触发器的输入时钟为SARADC采样时钟1003。本实施例提出的SARADC采样时钟产生装置，利用使能逻辑电平1002控制采样时钟产生电路2，生成了外部采样脉冲1001具有固定延时的SARADC采样时钟1003，同时，利用时钟分频器3生成周期可调的降频SARADC采样时钟1004。
以上已经描述了本发明的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。
Claims (5)
1.一种SARADC采样时钟产生装置，其特征在于，包括：
使能信号产生电路，用于将所述SARADC的外部采样脉冲转换为使能逻辑电平；
采样时钟产生电路，与所述使能信号产生电路电连接，所述采样时钟产生电路用于生成与所述外部采样脉冲具有固定延时的SARADC采样时钟，且其工作状态通过所述使能逻辑电平控制；
时钟分频器，与所述采样时钟产生电路的输出端电连接，且用于通过设置分频数生成降频SARADC采样时钟；
所述使能信号产生电路包括第一边沿检测器、第一D触发器和反相器；
所述第一边沿检测器的输入端电连接所述外部采样脉冲，输出端与所述第一D触发器的置位端电连接；
所述反相器的输入端与所述SARADC采样时钟电连接，输出端与所述第一D触发器的时钟输入端电连接；
所述采样时钟产生电路包括第二边沿检测器、第二D触发器、第三边沿检测器、第三D触发、三输入与门和时钟延迟器；
所述第三D触发器的反相输出端与所述第二D触发器的信号输入端电连接；
所述第二D触发器、第三D触发器的时钟输入端均与所述SARADC采样时钟电连接，置位端均与所述第一D触发器的同相输出端电连接；
所述第二D触发器、第三D触发器的同相输出端分别与第二边沿检测器和第三边沿检测器的输入端电连接；
所述三输入与门的三个输入端分别与所述第一D触发器的同相输出端、第二边沿检测器、第三边沿检测器的输出端电连接，输出端与所述时钟延迟器的输入端电连接；
所述时钟延迟器的输出端用于输出所述SARADC采样时钟。
2.根据权利要求1所述的装置，其特征在于，所述第一D触发器的信号输入端电连接逻辑低电平；
所述第二D触发器的同相输出端还与所述第三D触发器的信号输入端电连接。
3.根据权利要求2所述的装置，其特征在于，所述第一边沿检测器、第二边沿检测器和第三边沿检测器均包括边沿延迟器和异或门；
每个边沿检测器的输入端与所述边沿延迟器的输入端、异或门的一个输入端电连接，所述边沿延迟器的输出端与所述异或门的另一个输入端电连接，所述异或门的输出端为该边沿检测器的输出端。
4.根据权利要求3所述的装置，其特征在于，所述时钟分频器与所述时钟延迟器的输出端电连接，且其输出端用于输出降频SARADC采样时钟；
所述时钟分频器设置有分频数调整寄存器，所述分频数调整寄存器用于调整所述降频SARADC采样时钟的周期；
所述的装置还包括计数器，用于记录所述降频SARADC采样时钟的数目，当所述降频SARADC采样时钟的数目满足采样需求后，产生完成电平信号反馈使得所述第一D触发器、第二D触发器和第三D触发器复位清零。
5.一种在权利要求1-4中任意一项所述的装置中进行的SARADC采样时钟产生方法，其特征在于，所述的方法包括以下步骤：
将SARADC的外部采样脉冲转换为使能逻辑电平；
通过所述使能逻辑电平控制采样时钟产生电路，生成与所述外部采样脉冲具有固定延时的SARADC采样时钟；
将SARADC采样时钟送入时钟分频器，设置分频数生成降频SARADC采样时钟；
所述使能逻辑电平通过将所述SARADC的外部采样脉冲送入边沿检测器，且通过所述边沿检测器控制D触发器的置位端生成使能逻辑电平；
通过所述使能逻辑电平控制连接成环路的两个D触发器的置位端，对所述两个D触发器的同相输出信号分别进行边沿检测，并将产生的两个边沿检测信号与所述使能逻辑电平进行逻辑与操作得到所述SARADC采样时钟；
生成所述使能逻辑电平的D触发器的输入时钟为反相的所述SARADC采样时钟；
所述连接成环路的两个D触发器的输入时钟为所述SARADC采样时钟。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311252962.1A CN116996071B (zh) | 2023-09-27 | 2023-09-27 | 一种saradc采样时钟产生装置及方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311252962.1A CN116996071B (zh) | 2023-09-27 | 2023-09-27 | 一种saradc采样时钟产生装置及方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116996071A CN116996071A (zh) | 2023-11-03 |
| CN116996071B true CN116996071B (zh) | 2023-12-22 |
Family
ID=88532527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311252962.1A Active CN116996071B (zh) | 2023-09-27 | 2023-09-27 | 一种saradc采样时钟产生装置及方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116996071B (zh) |
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| Publication number | Publication date |
|---|---|
| CN116996071A (zh) | 2023-11-03 |
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