CN102355235B - 一种多输入-多时钟维持阻塞型d触发器 - Google Patents

Abstract

本发明公开一种多输入-多时钟维持阻塞型D触发器，该触发器包括一个多输入基本RS锁存器和两个及以上输入单元；任一所述输入单元的两输出端分别连接到所述多输入基本锁存器的输入端，以组成维持阻塞型D触发器；所述输入单元包括数据输入端和时钟触发端。本发明可作为公共存储器，应用于时序电路的设计，特别是由事件驱动的分布式***和异步电路的设计，与已有的触发器相比，在多路数据输入的情况下，直接由事件驱动，数据选择电路简单，存储速度快。

Description

一种多输入-多时钟维持阻塞型D触发器

技术领域

本发明属于电子技术领域，具体涉及一种触发器电路，特别涉及一种具有多路数据输入端和多个时钟触发端的维持阻塞型D触发器及其具有触发优先的电路。

背景技术

触发器是一种具有存储功能的器件，在数字电子技术中用于构成各种时序逻辑电路。触发器有多种类型：按触发方式分为电平触发、主从触发、边沿触发；按逻辑功能分触发器、D触发器、JK触发器、T触发器等。触发器的特性用触发方式和逻辑功能进行描述，触发方式用于决定状态变化特点，即接收输入信号改变状态的方式；逻辑功能决定状态变化的方向，即次态值。已有的触发器都是单个数据输入端和单个时钟触发端。

由于已有的触发器只有一个时钟触发端，因此在同步电路的设计中，所有触发器的时钟触发端都连接在一起。随着集成电路集成度的不断提高，这种方式引起的时钟偏移、时钟负载电流、功耗、电磁辐射干扰等矛盾突出，以事件为驱动的分布式***和异步电路很好地克服了同步电路的上述缺点，但现有的触发器不便用于以事件为驱动的分布式***和异步电路的设计。

发明内容

本发明的目的在于提供一种具有多路数据输入端和多个时钟触发端的维持阻塞型D触发器，该D触发器每路数据输入端分别对应一个时钟触发端，每个时钟触发端用来接受一个外部触发事件。

本发明的技术方案是：一种多输入-多时钟维持阻塞型D触发器，包括一个多输入基本锁存器和两个及以上输入单元；任一所述输入单元的两输出端分别连接到所述多输入基本锁存器的输入端，以组成维持阻塞型D触发器；所述输入单元包括数据输入端和时钟触发端。

进一步，所述输入单元由两个基本锁存器组成。

进一步，所述多输入-多时钟维持阻塞型D触发器包括优先级电路，所述优先级电路输出端接入到所述输入单元的时钟触发端。

进一步，所述优先级电路包括一个以上与门电路，所述与门电路的个数比所述输入单元个数少一个；除优先级最高的所述输入单元外，任一所述与门电路的输入端连接所有高优先级输入单元的时钟信号和所连接的输入单元的时钟信号。

进一步，所述输入单元为3个。

本发明的有益技术效果为：多输入-多时钟维持阻塞型D触发器的各数据输入端都对应一个时钟触发端，触发器的时钟触发端用来接受一个外部触发事件。当外部事件发生时，相应的数据输入端中的数据被锁存。当多个事件同时到达时，为了避免引起数据冲突，采用了优先级电路，对所述的多输入-多时钟维持阻塞型D触发器电路进行改进，可以让优先级最高的时钟触发端触发。本发明可作为公共存储器，应用于时序电路的设计，特别是由事件驱动的分布式***和异步电路的设计，与已有的触发器相比，在多路数据输入的情况下，直接由事件驱动，数据选择电路简单，存储速度快。

附图说明

图1为3输入-3时钟维持阻塞型D触发器的电路原理图

图2为3输入-3时钟维持阻塞型D触发器功能仿真图

图3为带优先级的3输入-3时钟维持阻塞型D触发器的电路原理图

图4为带优先级的3输入-3时钟维持阻塞型D触发器功能仿真图

具体实施方式    

图1是本发明的一个实施例的电路原理图，为3输入-3时钟触发端的维持阻塞结构的D触发器。其中与非门I20、I21、I22、I25组成第一输入单元，与非门I17、I18、I19、I24组成第二输入单元，与非门I14、I15、I16、I23组成第三输入单元，其分别包括三个数据输入端d1、d2、d3和对应的三个时钟触发端cp1、cp2、cp3。I12、I13组成多输入基本锁存器。与非门I20、I21、I22、I25、I12、I13与非门电路构成第一组维持阻塞结构的D触发器，与非门I17、I18、I19、I24、I12、I13构成第二组维持阻塞结构的D触发器，与非门I14、I15、I16、I23、I12、I13构成第三组维持阻塞结构的D触发器。

实施例中每一组维持阻塞结构的D触发器由3个用与非门构成的基本锁存器组成，如第一组维持阻塞结构的D触发器中与非门I20、I21和与非门I25、I22构成的两个基本锁存器响应外部输入数据d1和时钟cp1，它们的输出作为S、R信号，控制着由与非门I12、I13构成的第三个基本锁存器的状态，即第一组维持阻塞结构的D触发器的状态。第二、三组维持阻塞结构的D触发器工作原理与第一组相同。三组输入，正常情况下只有一组有效，其它两组都是高电平。其他多输入-多时钟维持阻塞型D触发器，根据数据输入端数的不同，可根据图1所示电路结构扩展而得。

现以三组输入中的第一组为例，第一组构成的一个维持阻塞结构的D触发器。该触发器由3个用与非门构成的基本锁存器组成，其中与非门I20、I21和与非门I25、I22构成的两个基本锁存器响应外部输入数据d1和时钟cp1，它们的输出作为由I12、I13构成的第三个基本锁存器的直接复位（R）和直接置位信号（S），决定触发器的状态。其工作原理如下：

（1）当cp1=0时，与非门I21和I25被封锁，其输出为1，使输出锁存器处于保持状态，触发器的输出q和nq不改变状态，同时与非门I21和I25的反馈信号分别将与非门I20和I22两个门打开，使与非门I22输出为                                                ，I20输出为d1。d1信号进入触发器，为触发器状态刷新做好准备。

（2）当cp1由0变1后瞬间，与非门I21和I25打开，它们的输出状态由I20和I22的输出状态决定，二者永远是互补的，保证了锁存器约束条件=0，由基本锁存器的逻辑功能可知，这时,触发器按此前d1的逻辑值刷新。

（3）在cp1=1期间，由与非门I20、I21和与非门I25、I22分别构成的两个基本锁存器可以保证与非门I21、I25的输出状态不变，使触发器状态不受输入信号d1变化的影响。在q=1时，与非门I21输出状态为0，则将与非门I20和I25封锁。与非门I21至I20的反馈线使与非门I20输出为1，起维持与非门I21输出为0的作用，从而维持了触发器的1状态，称为置1维持线；与非门I21的输出至与非门I25的反馈线使与非门I25输出为1，虽然d1信号在此期间的变化可能使I22输出相应改变，但不会改变与非门I25的输出状态，从而阻塞了d1端输入的置0信号，称为置0阻塞线。在q=0时，与非门I25输出为0，则将与非门I22封锁，使与非门I22输出为1，即阻塞了d1=1信号进入触发器的途径，与非门I22的输出又与cp1=1，与非门I21输出为1共同作用，将与非门I25输出维持为0，而将触发器维持在0状态，故将与非门I25输出至与非门I22的反馈线称为置1阻塞、置0维持线。

图2所示是3输入-3时钟维持阻塞型D触发器的功能仿真（图2中的D1，D2，D3，CP1，CP2，CP3，Q，NQ分别对应于图1中的d1，d2，d3，cp1，cp2，cp3，q，nq），从图2中可以看出，当CP1第一个脉冲到达时，由于数据输入端D1的状态为低电平（0状态），因而输出端Q为低电平；当CP1第二个脉冲到达时，由于数据输入端D1的状态为高电平（1状态），因而输出端Q在CP1的上升沿时刻变为高电平。同样可以看到，当CP2脉冲的上升沿到达时，将数据D2送到输出端Q；当CP3脉冲的上升沿到达时，将数据D3送到输出端Q。

多输入-多时钟维持阻塞型D触发器能够实现多路数据的锁存，由它组成的公共存储器的特点是存储器有多个数据输入端，各数据通道分别对应其存储指令，存取灵活，提高了存储器的存储速度，降低了电路控制的复杂性，特别适合由事件驱动的分布式***和异步电路的设计。

图3是在图1所示的3输入-3时钟维持阻塞型D触发器的基础上使得各个触发时钟信号cp1、cp2、cp3接到优先级电路的输入，优先级电路由两个与门电路I26、I27构成，优先级电路的输出再接到多输入-多时钟触发端D触发器的各时钟触发端。图中cp1和cp2接入与门电路I26，与门电路I26输出到第二组维持阻塞结构的D触发器的时钟触发端；cp1、cp2和cp3接入与门电路I27，与门电路I27输出到第三组维持阻塞结构的D触发器的时钟触发端。

当cp1上升沿到达时，与门电路I26和I27被封锁，cp2和cp3失去作用；当cp1为低电平且cp2上升沿到达时，I27被封锁，cp3失去作用。因此，该电路的优先级顺序是cp1>cp2>cp3。

图4是带优先级的3输入-3时钟维持阻塞型D触发器的功能仿真图（图4中的D1，D2，D3，CP1，CP2，CP3，Q，NQ分别对应于图3中的d1，d2，d3，cp1，cp2，cp3，q，nq）。由图4可知，CP1的第三个脉冲与CP2的第二脉冲同时到达时Q=D1，CP2的第三个脉冲与CP3的第一脉冲同时到达时Q=D2，CP1的第四个脉冲与CP3的第二脉冲同时到达时Q=D1，触发器严格按照预期优先级顺序输出，波形的正确输出说明了带优先级的多输入-多时钟维持阻塞型D触发器的优先级顺序的正确性。

本发明可作为公共存储器，应用于时序电路的设计，与已有的触发器相比，在多路数据输入的情况下，直接由事件驱动，数据选择电路简单，存储速度快。本发明特别适合应用于那些以事件为驱动的分布式***和异步电路中，以及用于握手协议、FPGA电路等。

本发明并不只局限于上述具体实施方式，本领域一般技术人员根据本发明公开的技术内容，可采用其他多种具体实施方式实施本发明，因此，凡是采用本发明的多输入-多时钟、时钟优先级电路的设计结构和思路，应用于其他结构形式、或经转换的触发器以及由这些触发器组成的应用电路，都落入本发明保护的范围。

Claims (4)

1.一种多输入-多时钟维持阻塞型D触发器，包括一个多输入基本锁存器和两个及以上输入单元；其特征在于：任一所述输入单元的两输出端分别连接到所述多输入基本锁存器的输入端，以组成维持阻塞型D触发器；所述输入单元包括数据输入端和时钟触发端；所述输入单元由两个基本锁存器组成；所述两基本锁存器都有一个输入端为所述的时钟触发端；所述时钟触发端发出脉冲信号，所述脉冲信号为边沿触发方式，所述每个时钟触发端用来接受一个外部触发事件。

2.根据权利要求1所述的一种多输入-多时钟维持阻塞型D触发器，其特征在于：所述多输入-多时钟维持阻塞型D触发器包括优先级电路，所述优先级电路输出端接入到所述输入单元的时钟触发端。

3.根据权利要求2所述的一种多输入-多时钟维持阻塞型D触发器，其特征在于：所述优先级电路包括一个及以上与门电路，所述与门电路的个数比所述输入单元个数少一个；除优先级最高的所述输入单元外，任一所述与门电路的输入端连接所有高优先级输入单元的时钟信号和所连接的输入单元的时钟信号。

4.根据权利要求3所述的一种多输入-多时钟维持阻塞型D触发器，其特征在于：所述输入单元为3个。