CN1983632A - 横向双扩散金属氧化物半导体晶体管及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 69
- 229910044991 metal oxide Inorganic materials 0.000 title claims abstract description 15
- 150000004706 metal oxides Chemical class 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title abstract description 8
- 238000009792 diffusion process Methods 0.000 title description 11
- 239000000758 substrate Substances 0.000 claims abstract description 130
- 239000012535 impurity Substances 0.000 claims abstract description 77
- 238000000034 method Methods 0.000 claims abstract description 26
- 238000009826 distribution Methods 0.000 claims abstract description 21
- 238000009413 insulation Methods 0.000 claims description 23
- 238000002347 injection Methods 0.000 claims description 15
- 239000007924 injection Substances 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 239000012212 insulator Substances 0.000 claims description 6
- 238000006073 displacement reaction Methods 0.000 claims 2
- 150000002500 ions Chemical group 0.000 description 33
- 230000015556 catabolic process Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 230000005684 electric field Effects 0.000 description 5
- -1 phosphonium ions Chemical class 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000012141 concentrate Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000002146 bilateral effect Effects 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002552 dosage form Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本发明涉及一种包括半导体衬底的金属氧化物半导体晶体管，所述衬底包括邻近衬底表面的源区和漏区以及源区和漏区之间的漂移区。所述漂移区具有一杂质浓度分布使得所述漂移区的峰值杂质浓度从衬底表面转移。漂移区的峰值杂质浓度可提供在漂移区中的后退区中，该后退区在衬底表面下面且通过预定的距离与之分开。还讨论了相关制造方法。
Description
技术领域
本发明涉及半导体器件，并且更具体地，涉及金属氧化物半导体(MOS)器件及其制造方法。
背景技术
与双极型晶体管相比较高功率MOS场效应晶体管(下面称为“MOSFET”)具有相对高的输入阻抗，其可导致相对高功率增益。此外，MOSFET可为单极型器件，当器件关闭时它们具有很小的由于少数载流子积累和/或复合(reunion)导致的时间延迟。因此，MOSFET可广泛用于开关模式电源、灯镇流器和/或电机驱动电路。使用平面扩散技术形成的双扩散MOSFET结构可用于提供这样的高功率的MOSFET。例如，美国专利Nos.5,059,547和5,378,912公开了传统横向双扩散金属氧化物半导体(LateralDouble-Diffused Metal Oxide Semiconductor：LDMOS)晶体管的结构。
图1是绝缘体上半导体(SOI)衬底上的传统LDMOS晶体管的横断面图。现参考图1，埋藏氧化物层(buried oxide layer)103(用作埋藏绝缘层)形成在P型半导体衬底101的上表面上。N型漂移区(drift region)105和P型体区(body region)107形成在埋藏氧化物层103的上表面来提供有源区。在N型漂移区105中形成掺杂N+型杂质离子的漏区109，在P型体区107中形成掺杂N+型杂质离子的源区113。与源区113相邻形成P+型源接触区111。并且，半导体衬底101上在栅绝缘层117上形成栅电极115。可用作提高器件击穿电压的场绝缘层119形成在漂移区105表面上。沟道区可形成在体区107的表面部分，该表面部分位于源区113与在施加合适电压到栅电极115时体区107遇到漂移区105处的接触表面之间。
图2是曲线图，示出了注入到图1所示的传统LDMOS晶体管的漂移区105中的N+型杂质离子的浓度分布。
再次参考图1，漂移区105通过注入杂质离子例如磷离子到将形成漂移区105的半导体衬底101的表面、并且在相对高温扩散杂质离子一段时间而形成。扩散过程相对冗长，并且可能使得半导体衬底101表面上的磷离子扩散到表面下的块区(bulk region)。邻近场氧化物层在半导体衬底101表面处杂质离子浓度可最高。这样，如图2中所示，杂质浓度分布可遵循高斯(Gaussian)分布。
因此，当足够的偏压施加到栅电极115和漏区109时，邻近半导体衬底101表面处电阻相对较低，但在体区中可相对较高。因此，大多数电流会通过半导体衬底101表面在源区113和漏区109之间流动。这样，电场会在N+漏区109的侧壁周围集中。对于相对小量的电流，出现的问题可能相对小。但是，对于侧壁部分处的大量的电流，由于碰撞电离导致空穴和电子会增加，会使器件的击穿电压恶化。
因此，在传统LDMOS晶体管中，当相对高的偏压施加到栅电极115来增加饱和电流时，击穿电压可能降低，这可使器件的安全操作区(SOA)特性变坏。可以增大漂移区105的长度来改善SOA特性；但是，这会增加器件的物理尺寸。
发明内容
本发明的一些实施例提供横向双扩散金属氧化物半导体(LDMOS)晶体管，其包括增强的电流特性和/或击穿特性以及安全操作区(SOA)特性。
本发明的一些实施例还提供制造具有增强的电流特性、击穿特性和/或SOA特性的LDMOS晶体管的方法。
根据本发明的一些实施例，LDMOS晶体管可包括半导体衬底中沟道区和漏区之间的漂移区。漂移区可具有杂质离子密度比半导体衬底表面的大的后退区。
漂移区中的杂质离子的密度分布从半导体衬底表面降低并可在后退区中增加到峰值。沿垂直方向在漏区的底部下面可形成后退区。另外，在横向上后退区可延伸到漏区末端，并且后退区中对应峰值杂质浓度的点/位置可位于距离半导体衬底表面约1-3μm的范围中。
根据本发明的其它实施例，LDMOS晶体管可包括半导体衬底。半导体衬底的上表面之下形成的第一导电类型的漂移区可具有杂质离子密度比半导体衬底表面的大的后退区。另外，第二导电类型的体区可与漂移区形成接触面，并且可形成在半导体衬底表面之下。可在体区中形成与接触面间隔开的第一导电类型的源区，并且可在漂移区中形成与接触面间隔开的第一导电类型的漏区。源区和接触面之间可形成沟道区，且沟道区上可形成栅电极。
在一些实施例中，半导体衬底可以是SOI(绝缘体上半导体)衬底，其包括在其中间部分的埋藏绝缘层。另外，体区和漂移区可接触埋藏绝缘层的上表面，并且后退区可与埋藏绝缘层上表面间隔开。此外，在漂移区之内半导体衬底上表面中且在漏区与沟道区之间可形成场绝缘层，并且栅电极可部分覆盖场绝缘层。另外，后退区可与体区间隔开。
根据本发明的再其它的实施例，一种LDMOS(横向双扩散金属氧化物半导体)晶体管的制造方法可包括在半导体衬底中注入第一导电类型杂质离子来形成第一导电类型漂移区。在半导体衬底的部分中注入第二导电类型杂质离子来形成第二导电类型体区，其可与漂移区形成接触面。在漂移区中可注入第一导电类型杂质离子从而形成具有比半导体衬底表面的杂质离子密度大的杂质离子密度的后退区。在半导体衬底上形成栅电极之后，对应于栅电极可形成在体区内与接触面间隔开的第一导电类型的源区。在漂移区中可形成从接触面分离的第一导电类型的漏区。
后退区可使用大约2000-7000KeV的离子注入能量、及大约5×1011到大约2×1012离子/cm2的注入剂量来形成。杂质离子的第一导电类型可以是P型且第二导电类型可以是N型，或反之。后退区可以是漂移区中在预定深度具有峰值密度剖面的埋藏杂质区。LDMOS晶体管还可包括漏区两边的半导体衬底的上表面上的绝缘图案从而避免电场集中。
根据本发明的另外实施例，金属氧化物半导体(MOS)晶体管包括半导体衬底，其包括邻近衬底表面的源区和漏区、以及源区和漏区之间的漂移区。漂移区具有一杂质浓度分布使得漂移区的峰值杂质浓度从衬底表面转移。
在某些实施例中，漂移区可以是在衬底表面下面且并通过预定距离与其间隔开的后退区。漂移区的峰值杂质浓度可提供在后退区的部分中。例如，漂移区的杂质浓度可在漂移区的邻近衬底表面的部分和后退区之间降低。此外，漂移区杂质浓度可在后退区和衬底的与源区和漏区相对的表面之间降低。
在其它实施例中，后退区可在衬底表面下面的预定距离且在漏区之下横向延伸。另外，后退区的一边缘可与漏区的边缘对齐。
在某些实施例中，半导体衬底还可包括邻近衬底表面在漂移区和源区之间的体区。源区、漏区和漂移区可以是第一导电类型，且体区可以是第二导电类型。此外，后退区可与体区间隔开。
在其它的实施例中，晶体管可包括在衬底表面上邻近漂移区且在源区和漏区之间的场绝缘层。后退区可在衬底表面下面的预定距离处且在漏区和场绝缘层之下横向延伸。晶体管可还包括在衬底表面上邻近漂移区且在源区和漏区之间的的栅绝缘层、及栅绝缘层上的栅电极。
根据本发明的另外的实施例，金属氧化物半导体(MOS)晶体管包括半导体衬底、邻近衬底表面的第一导电类型源区、和邻近衬底表面的第一导电类型漏区。在源区和漏区之间的衬底中提供第一导电类型的漂移区。漂移区在其中包括衬底表面下面的后退区。后退区具有比漂移区的邻近衬底表面的部分的杂质浓度大的杂质浓度。第二导电类型的体区设置在在衬底中并邻近其表面且在漂移区和源区之间，并被配置为在源区和漂移区之间提供沟道区。在沟道区上提供栅电极。
根据本发明的其它实施例，金属氧化物半导体(MOS)晶体管包括半导体衬底，该半导体衬底包括邻近衬底表面的源区和漏区以及源区和漏区之间的漂移区。漂移区包括衬底表面下的后退区。后退区具有一杂质浓度分布使得后退区的杂质浓度相对于漂移区的邻近部分的杂质浓度增加。
根据本发明的再其它实施例，形成金属氧化物半导体(MOS)晶体管的方法包括在半导体衬底中邻近其表面形成源区和漏区、及在半导体衬底中形成漂移区。漂移区具有一杂质浓度分布使得漂移区的峰值杂质浓度从衬底表面转移。
在一些实施例中，形成漂移区可包括在衬底表面下且与其间隔开预定距离形成后退区。后退区可具有比漂移区的邻近衬底表面的部分的杂质浓度大的杂质浓度。漂移区的峰值杂质浓度可在后退区的部分中提供。例如，漂移区杂质浓度可在漂移区的邻近衬底表面的部分和后退区之间降低。另外，漂移区杂质浓度可在后退区和衬底的与源区和漏区相对的表面之间降低。
在其它实施例中，可邻近衬底表面且邻近漂移区来形成体区。例如，漂移区可为第一导电类型，且体区可通过在衬底中注入第二导电类型的杂质离子来形成。后退区可形成为与体区间隔开。
在一些实施例中，为了形成漂移区，以第一注入能量可注入第一导电类型的杂质离子到衬底中从而提供初始杂质浓度分布。初始杂质浓度分布邻近衬底表面可具有峰值杂质浓度。以大于第一注入能量的第二注入能量注入第一导电类型杂质离子到衬底中从而提供具有从衬底表面转移的峰值杂质浓度的杂质浓度分布。例如，在第二注入能量以大约5×1011离子/cm2到大约2×1012离子/cm2的注入剂量可注入杂质离子。另外，可使用大约2000keV到大约7000keV的注入能量注入杂质离子。
因此，根据本发明的一些实施例，通过形成具有高密度且埋藏在漂移区中的后退区，电流特性、击穿电压特性和/或SOA特性可得到改善。
附图说明
图1是传统LDMOS晶体管的横断面视图；
图2是曲线图，示出了图1所示的传统LDMOS晶体管的漂移区的密度分布；
图3是根据本发明一些实施例LDMOS晶体管的截面图；
图4是曲线图，示出了根据本发明一些实施例的图3的LDMOS晶体管的漂移区的密度分布；
图5到9是横断面视图，示出了根据本发明一些实施例的LDMOS晶体管的制造方法；
图10是曲线图，示出了传统LDMOS晶体管和根据本发明一些实施例的LDMOS晶体管的Id-Vd特性。
具体实施方式
接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该规格书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些一些注入。因此，图中显示的区实质上是示意性的，它们的形状不意图显示器件的区的实际形状并且不意图限定本发明的范围。
除非另外定义，在此使用的所有术语(包括技术和科学术语)具有与本发明领域的普通技术人员所通常理解的相同的含义。还将理解，诸如普通使用的字典中所定义的术语应当理解为具有与它们在相关领域和/或本规格书的环境中的含义一致的含义，而不能在理想的或过度正式的意义上解释，除非这里明示地这样定义。
图3是根据本发明某些实施例的LDMOS晶体管的横截面图。LDMOS晶体管可形成在单晶衬底或绝缘体上半导体(SOI)衬底上。如图3所示，根据本发明的一些实施例LDMOS晶体管形成在SOI衬底上。
现参考图3，LDMOS晶体管包括第二导电类型(例如P型)的半导体衬底301。另外，埋藏绝缘层303例如埋藏氧化物层设置在半导体衬底301的表面上。第一导电类型(例如N型)的漂移区305设置在埋藏绝缘层303的上表面上。例如，漂移区305可被注入以磷离子。第一导电类型的后退区(retrograde region)321形成在漂移区305中，漏区309设置在漂移区305的表面部分。后退区321可具有比漂移区305的邻近衬底301表面的部分的杂质浓度高的杂质浓度。邻近漂移区305设置第二导电类型的体区307从而提供接触面/区。在体区307中设置N+源区313，并在体区307中邻近N+源区313设置P+源接触区311。半导体衬底301上还设置栅电极315，在栅电极315和体区307之间包括栅绝缘层317。
在体区307表面处且在源区313与当合适的偏压施加到栅电极309时体区307接触漂移区305处的接触面之间设置沟道区。此外，在漂移区305的漏区309与所述接触平面之间的表面处，场绝缘层319例如场氧化物层可被设置来接触漏区309的侧壁。栅电极315可部分地覆盖场绝缘层319。
图4是曲线图，示出了图3中示出的LDMOS晶体管中的场绝缘层319和埋藏绝缘层303之间漂移区305的杂质浓度分布。现参考图4，浓度密度从漂移区305的邻近场绝缘层319(例如，场氧化物层)的表面逐渐下降，在后退区321附近的特定深度增加到峰值，并向埋藏绝缘层303(例如，埋藏氧化物层)再次下降。
后退区321可包括预定长度和/或被定位于例如距离漂移区305表面的预定深度处从而比漂移区305的表面处提供更低电阻的电流路径。根据图3所示的本发明的实施例，后退区321可相对于衬底301设置在漂移区305的位于漏区309之下和/或下面的部分中。另外，后退区321的一侧可横向延伸至对齐漏区309的边缘。后退区321的另一侧可设置在距离体区307的预定距离处。例如，漏区309大约0.5μm厚，后退区321的峰值浓度(即，最大杂质浓度点)可形成在距离半导体衬底301上表面大约1-3μm的深度处。
在图4所示的浓度分布中，由于N型杂质离子例如磷离子可注入到半导体衬底301的表面中并然后扩散来形成漂移区305，所以漂移区305的杂质浓度会从半导体衬底301表面朝向漂移区305的下部分降低。另外，后退区321可以以一注入能量被离子注入，该注入能量足以在距离半导体衬底301表面的一预定深度提供峰值杂质浓度。在杂质密度小于峰值处，后退区321的其它部分也可包括比半导体衬底301表面处的杂质浓度大的杂质浓度。
比较如图3所示的本发明一些实施例与图1所示的传统N型漂移区的浓度分布剖面时，传统器件中电流通常邻近漂移区105表面从源区113流到漏区109，而图3的器件中电流可从漂移区305的表面区流向距离漂移区305表面预定深度处的较高杂质浓度的后退区321。这样，施加在漏区309和漂移区305表面的结处的电场浓度会被分散到漏区309的其它部分。更具体地，由于根据本发明一些实施例的后退区321的影响，传统器件中可能集中在漏区309的侧壁的一个部分上的电场沿着漏区309的侧壁和底部分布，由此可改善击穿电压特性。由于电流倾向于流经低电阻区，例如后退区321，所以电场可被分散。
现将结合图5到9描述制造根据本发明的一些实施例的LDMOS晶体管的方法。现参考图5，绝缘体上硅(SOI)衬底包括三层结构，其中半导体层305a由其中具有有源区的单晶硅层构成。半导体层305a形成在埋藏绝缘层303的上表面上，该埋藏绝缘层303由例如埋藏氧化物(BOX)层构成且设置在由例如硅构成的半导体衬底301上。半导体层305a为晶体管提供有源层。该有源层可以通过处理常见晶片而结合，或可以外延生长。也可使用其它的SOI技术。使用具有前述结构的SOI衬底制造的器件特征在于低的衬底偏置效应(biasing effect)和短沟道效应控制。此外，SOI衬底提供隔离结构，与传统块硅器件(bulk silicon device)相比可以减小寄生电容(例如结电容和/或互联电容)。在集成电路/器件中这些特性在获得低功率损耗和高性能中是有效的。在图5到9的实施例中有源层可外延生长。
参考图6，在半导体层305a中注入杂质离子来形成漂移区305和体区307。更具体地，N型杂质离子例如磷离子可以大约2×1012离子/cm2的剂量注入到半导体层305a的上表面，并且可在预定的温度执行杂质扩散一预定时间，例如在大约1100-1200℃进行约7-9小时，从而形成漂移区305。可通过扩散杂质离子至到达埋藏绝缘层303的上表面来形成漂移区305，使得漂移区305从漂移区305的上表面延伸至埋藏绝缘层303的上表面。此外，可使用预定离子注入掩模(未示出)来以预定剂量选择性注入P型杂质离子例如硼(B)离子，从而形成与漂移区305具有接触面/结的体区307。P型体区307可部分地充当稍后将描述的LDMOS的沟道区。
参考图7，在漂移区305的预定部分中形成后退区321。例如，可通过使用通过光刻形成的离子注入掩模(未示出)以大约5×1011到大约2×1012离子/cm2的剂量并以大约2000-7000KeV的注入能量注入磷离子来形成后退区321。例如在一些实施例中，离子注入能量可为大约4000到大约5000KeV，杂质离子剂量可为大约在1×1012离子/cm2。使用杂质浓度的峰值位置作为参考，后退区321可形成为具有大约1-3μm的深度。例如，后退区321可形成为具有在100V级LDMOS器件中的大约1-2μm的深度和/或在200V LDMOS器件中的大约2-3μm的深度。
后退区321可提供为在漂移区305中延伸。更具体地，后退区321可具有沿横向以预定距离从P型体区307分开的一端，并可通过预定距离设置在场绝缘层319(其将形成在漂移区305的上表面中)的下部之下。此外，后退区301的另一端可延伸至对齐漏区309的边缘。这样，在垂直方向，后退区321可设置在漏区309的底部之下。
参考图8，使用硅的局部氧化(LOCOS)技术形成场绝缘层319(例如，由场氧化物层构成)。如图8所示，场绝缘层319可形成在漂移区305的上表面中且在后退区321之上，并以预定的距离与体区307分开。
参考图9，形成栅电极315。更具体地，栅绝缘材料例如氧化硅、及栅电极材料例如多晶硅可沉积在形成场绝缘层319的半导体衬底301的表面上，并可以使用光刻来形成包括栅绝缘层317和栅电极315的栅图案。如图9所示，栅电极315的第一端延伸到体区307的表面上，并且第二端可延伸到场绝缘层319上。
再次参考图3，使用栅电极315和场绝缘层319作为离子注入掩模注入N+型杂质离子到体区307和漂移区305的暴露部分中，从而形成源区313和漏区309至例如大约0.5μm的预定深度。通过邻近源区313注入P+杂质离子可形成源接触区311。在栅电极315上施加合适的电压时在源区313和漂移区305之间的体区307中可形成沟道区。
图10是曲线图，示出了关于在图3中示出的根据本发明一些实施例的LDMOS晶体管和图1中示出的传统LDMOS晶体管的漏电压Vd与漏电流Id之间的关系的特性。在图10中，虚线表示传统LDMOS晶体管的Vd-Id特性，实线表示根据本发明一些实施例的LDMOS晶体管的Vd-Id特性。该结果在2V、3V、4V和5V的栅电压获得。
如图10中所示，传统LDMOS晶体管和本发明一些实施例的LDMOS晶体管的击穿电压BV都是200V。但是，在传统LDMOS晶体管中，当栅电压高于约2V时导通击穿电压(on-breakdown voltage：on-BV)小于约180V，当栅电压达到约5V时导通击穿电压下降到大约135V。根据本发明一些实施例，直到栅电压接近约4V以前导通击穿电压不会下降，但是当栅电压为约5V时下降到约170V，其显著高于传统技术的导通击穿电压(135V)。此外，当栅电压为约5V时根据本发明一些实施例的LDMOS晶体管的饱和电流大于传统LDMOS晶体管。
因此，根据本发明一些实施例，在LDMOS晶体管漂移区的表面处的电流路径可因为在漂移区中形成的高杂质密度后退区而被分散。这样，源区和漏区之间的电流路径可从邻近栅电极的漂移区的表面转移。因此，LDMOS晶体管的电流特性和/或击穿电压特性可加强，并且可改善LDMOS晶体管的SOA特性而不增加漂移区长度。
尽管本发明已经参考其示例性实施例被具体显示和描述，本领域技术人员应当理解，在不脱离通过权利要求定义的本发明的精神和范围的情况下，其中可进行各种形式和细节上的改变。
该申请要求2005年10月25日向韩国知识产权局提交的申请号为10-2005-0100892的韩国专利的优先权，其公开在此被整体引入作为参考。
Claims (30)
1.一种金属氧化物半导体(MOS)晶体管，包括：
半导体衬底，包括邻近所述衬底的表面的源区和漏区、以及所述源区和所述漏区之间的漂移区，所述漂移区具有使得所述漂移区的峰值杂质浓度从所述衬底的所述表面转移的杂质浓度分布。
2.如权利要求1的晶体管，其中所述漂移区包括位于所述衬底的所述表面下面并与之分开预定距离的后退区，其中在所述后退区的部分中提供所述漂移区的所述峰值杂质浓度。
3.如权利要求2的晶体管，其中所述漂移区的杂质浓度在所述漂移区的邻近所述衬底的所述表面的部分和所述后退区之间下降。
4.如权利要求2的晶体管，其中所述漂移区的杂质浓度在所述后退区和所述衬底的与所述源区和所述漏区相对的表面之间下降。
5.如权利要求2的晶体管，其中所述后退区的具有所述峰值杂质浓度的所述部分从所述衬底的所述表面位移大约1微米(μm)到大约3微米(μm)的距离。
6.如权利要求2的晶体管，其中所述后退区在所述衬底的所述表面下方的所述预定距离处且在所述漏区之下横向延伸。
7.如权利要求6的晶体管，其中所述后退区的一边缘与所述漏区的边缘对齐。
8.如权利要求2的晶体管，其中所述半导体衬底在所述漂移区和所述源区之间邻近所述衬底的所述表面还包括体区，其中所述后退区与所述体区间隔开。
9.如权利要求8的晶体管，其中所述源区、所述漏区和所述漂移区包括第一导电类型，并且其中所述体区包括第二导电类型。
10.如权利要求2的晶体管，还包括：
所述衬底的所述表面上的场绝缘层，邻近所述漂移区且在所述源区和所述漏区之间，
其中所述后退区在所述衬底的所述表面下面的所述预定距离处且在所述漏区和所述场绝缘层之下横向延伸。
11.如权利要求1的晶体管，还包括：
所述衬底的所述表面上的栅绝缘层，邻近所述漂移区并在所述源区和所述漏区之间；及
所述栅绝缘层上的栅电极。
12.如权利要求1的晶体管，其中所述衬底是绝缘体上半导体(SOI)衬底，其包括邻近所述衬底的与所述源区和所述漏区相对的表面的埋藏氧化物层。
13.一种金属氧化物半导体(MOS)晶体管，包括：
半导体衬底；
邻近所述衬底的表面的第一导电类型的源区；
邻近所述衬底的所述表面的所述第一导电类型的漏区；
在所述衬底中所述源区和所述漏区之间的所述第一导电类型的漂移区，所述漂移区中包括在所述衬底的所述表面下面的后退区，所述后退区具有比邻近所述衬底的所述表面的所述漂移区的部分杂质浓度大的杂质浓度；
所述衬底中邻近所述衬底的所述表面的第二导电类型的体区，位于所述漂移区和所述源区之间且配置为在所述源区和所述漂移区之间提供沟道区；及
所述沟道区上的栅电极。
14.一种金属氧化物半导体(MOS)晶体管，包括：
半导体衬底，包括邻近所述衬底的表面的源区和漏区以及所述源区与所述漏区之间的漂移区，所述漂移区包括在所述衬底的所述表面下面的后退区并具有一杂质浓度分布使得所述后退区的杂质浓度相对所述漂移区的邻近部分的杂质浓度增加。
15.一种形成金属氧化物半导体(MOS)晶体管的方法，该方法包括：
在半导体衬底中邻近其表面形成源区和漏区；及
在所述半导体衬底中形成漂移区，其具有一杂质浓度分布使得所述漂移区的峰值杂质浓度从所述衬底的所述表面转移。
16.如权利要求15的方法，其中形成所述漂移区包括：
在所述衬底的所述表面下面并与其以预定距离分开地形成后退区，其中所述后退区具有比所述漂移区的邻近所述衬底的所述表面的部分的杂质浓度大的杂质浓度，且其中所述漂移区的所述峰值杂质浓度提供在所述后退区的部分中。
17.如权利要求16的方法，其中所述漂移区的杂质浓度在所述漂移区的邻近所述衬底的所述表面的部分与所述后退区之间下降。
18.如权利要求16的方法，其中所述漂移区的杂质浓度在所述后退区和所述衬底的与所述源和漏区相对的表面之间下降。
19.如权利要求16的方法，其中形成所述后退区包括：
形成所述后退区使得所述后退区的具有所述峰值杂质浓度的部分从所述衬底的所述表面位移大约1微米(μm)到大约3微米(μm)的距离。
20.如权利要求16的方法，其中形成所述后退区包括：
形成所述后退区从而在所述衬底的所述表面下面的所述预定距离处且在所述漏区之下横向延伸。
21.如权利要求20的方法，其中形成所述后退区还包括：
形成所述后退区使得所述后退区的一边缘与所述漏区的边缘对齐。
22.如权利要求16的方法，还包括：
邻近所述漂移区且在所述源区与所述漏区之间在所述衬底的所述表面上形成场绝缘层，
其中所述后退区在所述衬底的所述表面下面的预定距离处且在所述漏区与所述场绝缘层之下横向延伸。
23.如权利要求16的方法，还包括：
邻近所述漂移区且邻近所述衬底的所述表面形成体区，
其中形成所述后退区包括形成与所述体区分开的所述后退区。
24.如权利要求23的方法，其中所述漂移区包括第一导电类型，且其中形成所述体区包括：
注入第二导电类型的杂质离子到所述衬底中。
25.如权利要求15的方法，其中形成所述漂移区包括：
以第一注入能量注入第一导电类型的杂质离子到所述衬底中从而提供初始杂质浓度分布；及
以比所述第一注入能量大的第二注入能量注入所述第一导电类型的杂质离子到所述衬底从而提供具有从所述衬底的所述表面转移的所述峰值杂质浓度的所述杂质浓度分布。
26.如权利要求25的方法，其中所述初始杂质浓度分布邻近所述衬底的所述表面具有峰值杂质浓度。
27.如权利要求25的方法，其中以所述第二注入能量注入所述杂质离子包括：
使用大约2000keV到大约7000keV的注入能量注入所述杂质离子。
28.如权利要求25的方法，其中以所述第二注入能量注入所述杂质离子包括：
以约5×1011离子/cm2到大约2×1012离子/cm2的剂量注入所述杂质离子。
29.如利要求15的方法，还包括：
在所述衬底的所述表面上邻近所述漂移区且在所述源区与所述漏区之间形成栅绝缘层；及
在所述栅绝缘层上形成栅电极。
30.如利要求15的方法，还包括：
形成埋藏绝缘层；及
在所述埋藏绝缘层上形成所述半导体衬底从而定义绝缘体上半导体(SOI)衬底。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050100892A KR100761825B1 (ko) | 2005-10-25 | 2005-10-25 | 횡형 디모스 (ｌｄｍｏｓ) 트랜지스터 및 그 제조 방법 |
| KR100892/05 | 2005-10-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1983632A true CN1983632A (zh) | 2007-06-20 |
| CN100578811C CN100578811C (zh) | 2010-01-06 |
Family
ID=37984547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200610063940A Expired - Fee Related CN100578811C (zh) | 2005-10-25 | 2006-10-25 | 横向双扩散金属氧化物半导体晶体管及其制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US20070090451A1 (zh) |
| JP (1) | JP2007123887A (zh) |
| KR (1) | KR100761825B1 (zh) |
| CN (1) | CN100578811C (zh) |
| DE (1) | DE102006051285A1 (zh) |
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2005
- 2005-10-25 KR KR1020050100892A patent/KR100761825B1/ko not_active IP Right Cessation
-
2006
- 2006-10-19 US US11/551,004 patent/US20070090451A1/en not_active Abandoned
- 2006-10-24 JP JP2006288813A patent/JP2007123887A/ja active Pending
- 2006-10-25 DE DE102006051285A patent/DE102006051285A1/de not_active Withdrawn
- 2006-10-25 CN CN200610063940A patent/CN100578811C/zh not_active Expired - Fee Related
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| CN105870189A (zh) * | 2016-04-21 | 2016-08-17 | 西安电子科技大学 | 一种具有体电场调制效应的横向超结双扩散金属氧化物半导体场效应管 |
| CN105870189B (zh) * | 2016-04-21 | 2019-07-19 | 西安电子科技大学 | 一种具有体电场调制效应的横向超结双扩散金属氧化物半导体场效应管 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070090451A1 (en) | 2007-04-26 |
| KR20070044689A (ko) | 2007-04-30 |
| CN100578811C (zh) | 2010-01-06 |
| JP2007123887A (ja) | 2007-05-17 |
| DE102006051285A1 (de) | 2007-05-31 |
| US20090253234A1 (en) | 2009-10-08 |
| KR100761825B1 (ko) | 2007-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20100106 Termination date: 20141025 |
|
| EXPY | Termination of patent right or utility model |