CN1945685A - 液晶显示装置的栅极驱动器及其驱动方法 - Google Patents

Abstract

一种液晶显示装置的栅极驱动器及其驱动方法，该栅极驱动器包含：多个连接的第一电路单元，输出第一驱动信号至奇数条栅极线；多个连接的第二电路单元，输出第二驱动信号至偶数条栅极线，其中每一第一电路单元包括：第一信号输出单元，接收第一启始信号和第一输入信号产生第一驱动信号；以及第一移位缓存单元，接收第一启始信号和第一时序信号产生下一级第一启始信号，并将下一级第一启始信号传送至下一级第一电路单元，每一第二电路单元包括：第二信号输出单元，接收第二启始信号和第二输入信号产生第二驱动信号；以及第二移位缓存单元，接收第二启始信号和第二时序信号产生下一级第二启始信号，并将下一级第二启始信号传送至下一级第二电路单元。

Description

液晶显示装置的栅极驱动器及其驱动方法

技术领域

本发明是有关于一种栅极驱动器及驱动方法，且特别是有关于一种液晶显示装置的栅极驱动器及其驱动的方法。

背景技术

近年来科技产业发达，各类电子产品更是日新月异。其中，由于液晶显示器具有薄型化、低耗电，以及能与半导体制程技术兼容等优点，已经在短短的时间内扩及各范围的应用层面，甚至已经成为平面显示器的主流。而在液晶显示器中，驱动集成电路为重要的零组件之一，占液晶显示器的成本比重相当高。因此，若能使用较少的驱动集成电路实现相同的电路功能，则必能节省制作的面积和成本。

一般在传统液晶显示器中，每一条数据线或门极线均需耦接至一驱动集成电路，用以通知各像素即将输入数据或用以输入数据。如此作法必须使用许多驱动集成电路，才能将图像数据输入至像素区并加以显示，而且制作成本非常高，不符合经济效益。

请参照图1A，其表示先前技术中驱动信号的时序图。请参照图1B，其表示先前技术中栅极线与数据线交错形成的像素区结构的示意图。现有的作法是将栅极线驱动集成电路输出的驱动信号设计成如图1A所示的脉波信号，并且搭配如图1B所示的像素结构。以扫瞄线G_n的驱动信号为例，信号在T₃时间为高位准(level)，晶体管M1及M2被开启，此时数据线D_n上所载的数据信号会经由晶体管M1传送至像素100充电。信号在T₄时间为低位准(level)，晶体管M1及M2关闭。接着，信号在T₅时间为高位准，晶体管M1及M2又被开启，而扫瞄线G_n+1的驱动信号在此时也为高位准，所以晶体管M3也被开启。此时，数据线D_n上所载的数据信号会经由晶体管M3传送至像素110，并透过晶体管M2再传送至像素120完成充电。而在T₆时间，扫瞄线G_n的信号又为高位准，晶体管M1又被开启，此时数据信号又会经由晶体管M1对像素100充电，将像素100在T₃时间所充的电覆盖。如此一来，便能节省连接至数据线所需的数据线驱动集成电路，并且达到相同的显示结果。但是这样的作法仅能节省数据线驱动集成电路的使用，尚无法解决使用过多栅极线驱动集成电路的问题。

因此，有必要提出一种栅极驱动器以节省栅极线驱动集成电路的使用，以降低制作成本。

发明内容

本发明的目的是在提供一种液晶显示装置的栅极驱动器及其驱动方法，以省去使用栅极线驱动集成电路，并输出可用以节省数据线驱动集成电路的驱动信号，以降低制作成本。

根据本发明的上述目的，提出一种栅极驱动器。依照本发明一实施例，此栅极驱动器用以驱动一液晶显示器的多条栅极线，并包含多个连接的第一电路单元及多个连接的第二电路单元，且第一电路单元输出多个第一驱动信号至奇数条栅极线，第二电路单元输出多个第二驱动信号至偶数条栅极线。其中，每一个第一电路单元包括一第一信号输出单元及一第一移位缓存单元。第一信号输出单元接收一第一启始信号及一第一输入信号，以产生第一驱动信号。第一移位缓存单元接收第一启始信号及一第一时序信号，以产生下一级第一启始信号，并将下一级第一启始信号传送至下一级第一电路单元。而每一个第二电路单元包括一第二信号输出单元及一第二移位缓存单元。第二信号输出单元接收一第二启始信号及一第二输入信号，以产生第二驱动信号。第二移位缓存单元接收第二启始信号及一第二时序信号，以产生下一级第二启始信号，并将下一级第二启始信号传送至下一级第二电路单元。

除此之外，更提出一种驱动方法，用以驱动具有上述结构的液晶显示装置。此方法包含提供一第一启始信号以及一第一输入信号至第一信号输出单元，以产生一第一驱动信号。以及，提供一第二启始信号以及一第二输入信号至第二信号输出单元，以产生一第二驱动信号。而且，传送此第一启始信号以及一第一时序信号至第一移位缓存单元，以产生下一级第一启始信号，并将下一级第一启始信号传送至下一级第一电路单元。并且，传送此第二启始信号以及一第二时序信号至第二移位缓存单元，以产生下一级第二启始信号，并将下一级第二启始信号传送至下一级第二电路单元。

如此一来，便可省去使用过多的栅极线驱动集成电路，也可节省数据线驱动集成电路的使用，并降低制作成本。

附图说明

图1A表示先前技术中驱动信号的时序图。

图1B表示先前技术中栅极线与数据线交错形成的像素区结构的示意图。

图2表示依照本发明一实施例的一种液晶显示装置结构的示意图。

图3表示依照本发明一实施例的一种第一电路单元结构的示意图。

图4表示依照本发明一实施例的一种第二电路单元结构的示意图。

图5表示依照本发明一实施例的一种电路单元中动作的时序图。

图6表示依照本发明一实施例的一种驱动方法的流程图。

主要组件符号说明

100、110、120：像素

200：数据驱动器

210：栅极驱动器

210a：第一栅极驱动器

210b：第二栅极驱动器

220：显示数组

240：第一电路单元

250：第二电路单元

300：第一信号输出单元

302：第一移位缓存单元

310、320、410、420：拉降电路

400：第二信号输出单元

402：第二移位缓存单元

600、602、604、606：步骤

STO：第一启始信号

SNO：第一驱动信号

INO：第一输入信号

CK1：第一时序信号

CKO：第一正相时序信号

XCKO：第一反相时序信号

VEE：电压源

STE：第二启始信号

SNE：第二驱动信号

INE：第二输入信号

CK2：第二时序信号

CKE：第二正相时序信号

XCKE：第二反相时序信号

M1～M12：晶体管

具体实施方式

本发明提出一种液晶显示装置的栅极驱动器及其驱动方法，可以省去使用栅极线驱动集成电路，并输出可用以节省数据线驱动集成电路的驱动信号，由此减少制作成本。

请参照图2，其表示依照本发明一实施例的一种液晶显示装置结构的示意图。此液晶显示装置包含多条数据线D₁...D_n、多条栅极线G₁...G_n、一数据线驱动器200以及一栅极驱动器210。其中，此栅极驱动器210用以驱动液晶显示器的多条栅极线G₁...G_n，并分为第一栅极驱动器210a以及第二栅极驱动器210b，其中第一栅极驱动器210a具有多个连接的第一电路单元240，而第二栅极驱动器210b具有多个连接的第二电路单元250。此外，数据线驱动器200耦接数据线D₁...D_n，并传送多个图像信号至数据线D₁...D_n中。栅极驱动器210中的多个第一电路单元240分别耦接奇数条栅极线G₁...G_2n-1，并传送多个第一驱动信号SNO₁...SNO_N至奇数条栅极线G₁...G_2n-1。而栅极驱动器210中的多个第二电路单元250分别耦接偶数条栅极线G₂...G_2n，并传送多个第二驱动信号SNE₁...SNE_N至偶数条栅极线G₂...G_2n。其中，数据线D₁...D_n与栅极线G₁...G_n交错形成一显示数组220，且此显示数组220根据数据线D₁...D_n传送的图像信号，以与门极线G₁...G_n传送的驱动信号，将图像显示出来。

每一个第一电路单元240的结构均相同，以一第N级的第一电路单元240为例，此第N级的第一电路单元240具一电源端耦接一电压源VEE、一信号端接收一第一输入信号INO、一输出端输出本级，即第N级，的第一驱动信号SNO_N，以及一启始信号输入端接收由前级，即第(N 1)级，第一电路单元240所传送出的第一启始信号STO_N，并且由一启始信号输出端输出第一启始信号STO_N+1至下一级，第(N+1)级第一电路单元240的启始信号输入端。此外，第一电路单元240也均具有一时序端接收一第一时序信号CK1，其中第一时序信号CK1又分为一第一正相时序信号CKO及一第一反相时序信号XCKO，其中任意相邻的两个第一电路单元240，其中之一接收第一正相时序信号CKO，另一个则接收第一反相时序信号XCKO。根据一实施例，若第N级第一电路单元240接收第一正相时序信号CKO，则第(N+1)级第一电路单元240接收第一反相时序信号XCKO。

而每一个第二电路单元250的结构也均相同，以一第N级的第二电路单元250为例，此第N级的第二电路单元250具有一电源端耦接电压源VEE、一信号端接收一第二输入信号INE、一输出端输出本级即第N级的第二驱动信号SNE_N，以及一启始信号输入端接收由前级即第(N1)级第二电路单元250所传送出的第二启始信号STE_N，并且由一启始信号输出端输出第二启始信号STE_N+1至下一级，第(N+1)级第二电路单元250的启始信号输入端。此外，第二电路单元250也均具有一时序端接收一第二时序信号CK2，其中第二时序信号CK2又分为一第二正相时序信号CKE及一第二反相时序信号XCKE，其中任意相邻的两个第二电路单元250，其中之一接收第二正相时序信号CKE，另一个则接收第二反相时序信号XCKE。根据一实施例，若第N级第二电路单元250接收第二正相时序信号CKE，则第(N+1)级第二电路单元250接收第二反相时序信号XCKE。

请参照图5，其表示依照本发明一实施例的一种电路单元中动作的时序图。其中，第一输入信号INO及第二输入信号INE均为一特定信号，且第二输入信号INE较第一输入信号INO延迟二分之一个此特定信号的周期时间(t1+t2)。第N级第一启始信号STO_N及第二启始信号STE_N均为一脉冲信号，且两信号间具有四分之一个此脉冲信号的周期时间(t1+t2)的相位差。另外，第一时序信号CK1及第二时序信号CK2均为一时钟脉冲信号，且两信号间具有相位差。其中第一时序信号CK1中的第一正相时序信号CKO及第一反相时序信号XCKO彼此相位相反。而第二时序信号CK2中的第二正相时序信号CKE及第二反相时序信号XCKE也彼此相位相反。其中信号CKO与信号CKE或与信号XCKE相差四分之一个此时钟脉冲信号的周期时间(t1+t2)，且信号XCKO也与信号CKE或与信号XCKE相差四分之一个此时钟脉冲信号的周期时间(t1+t2)。

请参照图3，其表示依照本发明一实施例的一种第一电路单元结构的示意图。以第N级的第一电路单元240为例，此第一电路单元240包括一第一信号输出单元300以及一第一移位缓存单元302。第一信号输出单元300用以接收第一输入信号INO及第(N1)级第一电路单元240所输出的第一启始信号STO_N，以产生本级即第N级的第一驱动信号SNO_N。另外，以本实施例为例，本级即第N级的第一移位缓存单元302接收第一正相时序信号CKO以及第(N1)级第一电路单元240所输出的第一启始信号STO_N，以产生本级即第N级的第一启始信号STO_N+1，传送至下一级第(N+1)级第一电路单元240的启始信号输入端。

第一信号输出单元300包含一晶体管M1、一晶体管M2、一晶体管M3和一晶体管M4，以及一个拉降电路(pull down circuit，用于把电压稳定在低电位的电路)310。其中，晶体管M1的栅极端与第一源漏极端用以接收第(N 1)级第一电路单元240所传送出的第一启始信号STO_N，且晶体管M2的第一源漏极端用以接收第一输入信号INO，并于晶体管M2的第二源漏极端输出本级即第N级的第一驱动信号SNO_N。另外，第一移位缓存单元302包含一晶体管M5、一晶体管M6，以及另一个拉降电路320。其中，晶体管M5的栅极端与第一源漏极端用以接收第(N1)级第一电路单元240所传送出的第一启始信号STO_N。以本实施例为例，晶体管M6的第一源漏极端用以接收第一正相时序信号CKO，而下一级第(N+1)级的晶体管M6的第一源漏极端用以接收第一反相时序信号XCKO。且晶体管M6的第二源漏极端用以输出本级第N级的第一启始信号STO_N+1，传送至第(N+1)级第一电路单元240的启始信号输入端。

除此，在第一信号输出单元300中，晶体管M1的第二源漏极端、晶体管M2的栅极端以及晶体管M3的第一源漏极端彼此耦接在一起，且晶体管M4的第一源漏极端与晶体管M2的第二源漏极端耦接，由此稳定第一驱动信号SNO_N的状态。而晶体管M3及晶体管M4的第二源漏极端均耦接电压源VEE，且晶体管M3及晶体管M4的栅极端也均接收来自第一移位元缓存单元302输出的信号STO_N+1，以稳定晶体管M2的栅极端及第二源漏极端的电位。拉降电路310则是与电压源VEE以及晶体管M2的栅极端、第二源漏极端耦接，由此稳定第一驱动信号SNO_N的状态。另外，在第一移位缓存单元302中，晶体管M5的第二源漏极端与晶体管M6的栅极端耦接。另一拉降电路320则是与电压源VEE以及晶体管M6的栅极端、第二源漏极端耦接，以稳定传送至下一级的第一启始信号STO_N+1的状态。

以下将叙述在第一电路单元240中的动作情形。请同时参照图3与图5。在t1时间，由第(N1)级第一电路单元240所传送出的第一启始信号STO_N为高位准，晶体管M1及M5接收信号STO_N而被开启。此时，晶体管M2接收第一输入信号INO，并接收来自晶体管M1的信号而被开启，而输出此第一输入信号INO，以作为本级即第N级的第一驱动信号SNO_N。在此，信号INO的一个周期分为t1、t2、t3、t4四个时间，且信号在t1、t3、t4时间为高位准，在t2时间为低位准。另外，晶体管M6的栅极端与第一源漏极端之间有一电容(未绘示)存在，用以暂存来自晶体管M5的信号。而在t5时间开始时，信号CKO由低位准变成高位准，晶体管M6接收第一正相时序信号CKO，并根据暂存于电容中来自晶体管M5的信号而被开启，而输出此第一正相时序信号CKO作为第一启始信号STO_N+1，传送至下一级第(N+1)级的第一电路单元240。而且，此信号STO_N+1也传送至本级晶体管M3及M4的栅极端，使得晶体管M3及M4被开启，晶体管M2的栅极端及第二源漏极端的电位因而被拉至电压源VEE，得以稳定其电路，而避免电路的误动作。

另一方面，第二电路单元250与第一电路单元240有相似的结构。请参照图4，其表示依照本发明一实施例的一种第二电路单元结构的示意图。以第N级的第二电路单元250为例，此第二电路单元250包括一第二信号输出单元400以及一第二移位缓存单元402。第二信号输出单元400用以接收第二输入信号INE及第(N 1)级第二电路单元250所输出的第二启始信号STE_N，以产生本级即第N级的第二驱动信号SNE_N。另外，以本实施例为例，本级即第N级的第二移位缓存单元402接收第二正相时序信号CKE以及第(N 1)级第二电路单元250所输出的第二启始信号STE_N，以产生本级，第N级，的第二启始信号STE_N+1，传送至下一级第(N+1)级第二电路单元250的启始信号输入端。

第二信号输出单元400包含一晶体管M7、一晶体管M8、一晶体管M9和一晶体管M10，以及一个拉降电路410。其中，晶体管M7的栅极端与第一源漏极端用以接收第(N 1)级第二电路单元250所传送出的第二启始信号STE_N，且晶体管M8的第一源漏极端用以接收第二输入信号INE，并于晶体管M8的第二源漏极端输出本级即第N级的第二驱动信号SNE_N。另外，第二移位缓存单元402包含一晶体管M11、一晶体管M12，以及另一个拉降电路420。其中，晶体管M11的栅极端与第一源漏极端用以接收第(N 1)级第二电路单元250所传送出的第二启始信号STE_N。以本实施例为例，晶体管M12的第一源漏极端用以接收第一正相时序信号CKE，而下一级第(N+1)级的晶体管M12的第一源漏极端用以接收第二反相时序信号XCKE。且晶体管M12的第二源漏极端用以输出本级第N级的第二启始信号STE_N+1，传送至第(N+1)级第二电路单元250的启始信号输入端。

除此，在第二信号输出单元400中，晶体管M7的第二源漏极端、晶体管M8的栅极端以及晶体管M9的第一源漏极端彼此耦接在一起，且晶体管M10的第一源漏极端与晶体管M8的第二源漏极端耦接，由此稳定第二驱动信号SNE_N的状态。而晶体管M9及晶体管M10的第二源漏极端均耦接电压源VEE，且晶体管M9及晶体管M10的栅极端也均接收来自第二移位元缓存单元402输出的信号STE_N+1，以稳定晶体管M8的栅极端及第二源漏极端的电位。拉降电路410则是与电压源VEE以及晶体管M8的栅极端、第二源漏极端耦接，由此稳定第二驱动信号SNE_N的状态。另外，在第一移位缓存单元402中，晶体管M11的第二源漏极端与晶体管M12的栅极端耦接。另一拉降电路420则是与电压源VEE以及晶体管M12的栅极端、第二源漏极端耦接，以稳定传送至下一级的第二启始信号STE_N+1的状态。

以下将叙述在第一电路单元250中的动作情形。请同时参照图4与图5。在t1时间，由第(N 1)级第二电路单元250所传送出的第二启始信号STE_N为高位准，晶体管M7及M11接收信号STE_N而被开启。此时，晶体管M8接收第二输入信号INE，并接收来自晶体管M7的信号而被开启，而输出此第二输入信号INE，以作为本级即第N级的第二驱动信号SNE_N。在此，信号INE的一个周期分为t3、t4、t5、t6四个时间，且信号在t3、t5、t6时间为高位准，在t4时间为低位准。另外，晶体管M12的栅极端与第一源漏极端之间有一电容(未绘示)存在，用以暂存来自晶体管M11的信号。而在t5时间开始时，信号CKE由低位准变成高位准，晶体管M12接收第二正相时序信号CKE，并根据暂存于电容中来自晶体管M11的信号而被开启，而输出此第二正相时序信号CKE作为第二启始信号STE_N+1，传送至下一级第(N+1)级的第二电路单元250。而且，此信号STE_N+1也传送至本级晶体管M9及M10的栅极端，使得晶体管M9及M10被开启，晶体管M8的栅极端及第二源漏极端的电位因而被拉至电压源VEE，得以稳定其电路，而避免电路的误动作。

除此之外，更提出一种驱动方法，用以驱动具有上述的电路单元结构的液晶显示装置。图6表示依照本发明一实施例的一种驱动方法的流程图。请同时参照图3、图4以及图6。同样以第N级的第一电路单元及第二电路单元为例，在图6的步骤600中，首先提供一第一输入信号INO以及由前级第(N 1)级所输出的一第一启始信号STO_N至如图3所示的第一信号输出单元300中，以产生本级第N级的一第一驱动信号SNO_N。接着，在步骤602中，提供一第二输入信号INE以及由前级第(N 1)级所输出的一第二启始信号STE_N至如图4所示的第二信号输出单元400中，以产生本级第N级的一第二驱动信号SNE_N。在步骤604中，再将一第一时序信号CK1以及前级第(N 1)级输出的第一启始信号STO_N传送至如图3所示的第一移位缓存单元302中，以产生下一级第(N+1)级的第一启始信号STO_N+1，并将下一级第(N+1)级的第一启始信号STO_N+1传送至下一级第(N+1)级的第一电路单元240。然后，在步骤606中，同样再将一第二时序信号CK2以及前级第(N 1)级输出的第二启始信号STE_N传送至如图4所示的第二移位缓存单元402中，以产生下一级第(N+1)级的第二启始信号STE_N+1，并将下一级第(N+1)级的第二启始信号STE_N+1传送至下一级第(N+1)级的第二电路单元250。依照此方法，由多个第一电路单元及多个第二电路单元分别输出驱动信号，并传送至栅极线中。

其中，第一输入信号INO及第二输入信号INE均为一特定信号，且第二输入信号INE较第一输入信号INO延迟二分之一个此特定信号的周期时间。另外，第一时序信号CK1及第二时序信号CK2均为一时钟脉冲信号，且两信号间具有相位差。其中，第一时序信号CK1又分为一第一正相时序信号CKO及一第一反相时序信号XCKO，第二时序信号CK2又分为第二正相时序信号CKE及第二反相时序信号XCKE。而第一时序信号CK1中的第一正相时序信号CKO及第一反相时序信号XCKO彼此相位相反，第二时序信号CK2中的第二正相时序信号CKE及第二反相时序信号XCKE彼此相位相反，且信号CKO与信号CKE或信号XCKE相差四分之一个此时钟脉冲信号的周期时间，信号XCKO也与信号CKE或信号XCKE相差四分之一个此时钟脉冲信号的周期时间。此外，第N级第一启始信号STO_N及第二启始信号STE_N均为一脉冲信号，且两信号间具有四分之一个此脉冲信号的周期时间的相位差。

由上述本发明的实施例可知，应用本发明可由两个互为独立的第一栅极驱动器210a及第二栅极驱动器210b，分别传送特定的第一驱动信号SNO₁...SNO_N及第二驱动信号SNE₁...SNE_N至栅极线中，省去传统所需使用的栅极线驱动集成电路，并输出可用以节省数据线驱动集成电路的驱动信号，从而大幅降低制作成本，更符合经济效益。

虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视权利要求范围所界定为准。

Claims (24)

1.一种栅极驱动器，用以驱动一液晶显示器的多条栅极线，所述栅极驱动器包含：

多个连接的第一电路单元，用以输出多个第一驱动信号至所述奇数条栅极线，其中每一所述第一电路单元包括：一第一信号输出单元，接收一第一启始信号以及一第一输入信号以产生所述第一驱动信号；以及一第一移位缓存单元，接收所述第一启始信号以及一第一时序信号以产生下一级第一启始信号，并将所述下一级第一启始信号传送至下一级第一电路单元；以及

多个连接的第二电路单元，用以输出多个第二驱动信号至所述偶数条栅极线，其中每一所述第二电路单元包括：一第二信号输出单元，接收一第二启始信号以及一第二输入信号以产生所述第二驱动信号；以及一第二移位缓存单元，接收所述第二启始信号以及一第二时序信号以产生下一级第二启始信号，并将所述下一级第二启始信号传送至下一级第二电路单元。

2.如权利要求1所述的栅极驱动器，其特征在于，所述第一时序信号更包括一第一正相时序信号以及一第一反相时序信号。

3.如权利要求2所述的栅极驱动器，其特征在于，所述第一正向时序信号以及所述第一反相时序信号彼此相位相反。

4.如权利要求2所述的栅极驱动器，其特征在于，任意相邻的两第一电路单元，其中的一第一电路单元接收所述第一正向时序信号，另一第一电路单元接收所述第一反相时序信号。

5.如权利要求1所述的栅极驱动器，其特征在于，所述第二时序信号更包括一第二正向时序信号以及一第二反相时序信号。

6.如权利要求5所述的栅极驱动器，其特征在于，所述第二正向时序信号以及所述第二反相时序信号彼此相位相反。

7.如权利要求5所述的栅极驱动器，其特征在于，任意相邻的两第二电路单元，其中的一第二电路单元接收所述第二正向时序信号，另一第二电路单元接收所述第二反相时序信号。

8.如权利要求1所述的栅极驱动器，其特征在于，所述第一时序信号以及所述第二时序信号均为一时钟脉冲信号，且所述第一时序信号以及所述第二时序信号间具有相位差。

9.如权利要求1所述的栅极驱动器，其特征在于，所述第一启始信号以及所述第二启始信号均为一脉冲信号，且所述第一启始信号以及所述第二启始信号间具有一相位差。

10.如权利要求1所述的栅极驱动器，其特征在于，所述第一输入信号以及所述第二输入信号均为一特定信号，且所述第二输入信号较所述第一输入信号延迟二分之一个周期时间。

11.如权利要求10所述的栅极驱动器，其特征在于，所述特定信号的周期分为四个时间，且在第一、第三及第四时间为高位准，在第二时间为低位准。

12.如权利要求1所述的栅极驱动器，其特征在于，所述第一信号输出单元包括：

一第一晶体管，且该第一晶体管的栅极端与第一源漏极端接收所述第一启始信号；

一第二晶体管，且该第二晶体管的第一源漏极端接收所述第一输入信号，所述第二晶体管的第二源漏极端输出所述第一驱动信号；

一第三晶体管，且该第三晶体管的栅极端接收所述下一级第一启始信号，所述第三晶体管的第二源漏极端耦接一电压源；以及

一第四晶体管，且该第四晶体管的栅极端接收所述下一级第一启始信号，所述第四晶体管的第二源漏极端耦接所述电压源；

其中所述第三晶体管的第一源漏极端、所述第一晶体管的第二源漏极端以及所述第二晶体管的栅极端彼此耦接，且所述第四晶体管的第一源漏极端耦接所述第二晶体管的第二源漏极端，由此稳定所述第一驱动信号的状态。

13.如权利要求12所述的栅极驱动器，其特征在于，所述第一信号输出单元更包括一第一拉降电路，且该第一拉降电路耦接所述第二晶体管的栅极端与第二源漏极端以及所述电压源，以稳定所述第一驱动信号的状态。

14.如权利要求1所述的栅极驱动器，其特征在于，所述第一移位缓存单元包括：

一第五晶体管，且该第五晶体管的栅极端与第一源漏极端接收所述第一启始信号；以及

一第六晶体管，且该第六晶体管的第一源漏极端接收所述第一时序信号，所述第六晶体管的第二源漏极端输出所述下一级第一启始信号，又所述第六晶体管的栅极端耦接所述第五晶体管的第二源漏极端，以根据所述第一启始信号与所述第一时序信号输出所述下一级第一启始信号。

15.如权利要求14所述的栅极驱动器，其特征在于，所述第一移位缓存单元更包括一第二拉降电路，且该第二拉降电路耦接所述第六晶体管的栅极端与第二源漏极端以及所述电压源，以稳定所述下一级第一启始信号的状态。

16.如权利要求1所述的栅极驱动器，其特征在于，所述第二信号输出单元包括：

一第七晶体管，且该第七晶体管的栅极端与第一源漏极端接收所述第二启始信号；

一第八晶体管，且该第八晶体管的第一源漏极端接收所述第二输入信号，所述第八晶体管的第二源漏极端输出所述第二驱动信号；

一第九晶体管，且该第九晶体管的栅极端接收所述下一级第二启始信号，所述第九晶体管的第二源漏极端耦接一电压源；以及

一第十晶体管，且该第十晶体管的栅极端接收所述下一级第二启始信号，所述第十晶体管的第二源漏极端耦接所述电压源；

其中所述第九晶体管的第一源漏极端、所述第七晶体管的第二源漏极端以及所述第八晶体管的栅极端彼此耦接，且所述第十晶体管的第一源漏极端耦接所述第八晶体管的第二源漏极端，由此稳定所述第二驱动信号的状态。

17.如权利要求16所述的栅极驱动器，其特征在于，所述第二信号输出单元更包括一第三拉降电路，且该第三拉降电路耦接所述第八晶体管的栅极端与第二源漏极端以及所述电压源，以稳定所述第二驱动信号的状态。

18.如权利要求1所述的栅极驱动器，其特征在于，所述第二移位缓存单元包括：

一第十一晶体管，且该第十一晶体管的栅极端与第一源漏极端接收所述第二启始信号；以及

一第十二晶体管，且该第十二晶体管的第一源漏极端接收所述第二时序信号，所述第十二晶体管的第二源漏极端输出所述下一级第二启始信号，又所述第十二晶体管的栅极端耦接所述第十一晶体管的第二源漏极端，以根据所述第二启始信号与所述第二时序信号输出所述下一级第二启始信号。

19.如权利要求18所述的栅极驱动器，其特征在于，所述第二移位缓存单元更包括一第四拉降电路，且该第四拉降电路耦接所述第十二晶体管的栅极端与第二源漏极端以及所述电压源，以稳定所述下一级第二启始信号的状态。

20.一种液晶显示装置，包含：

多条数据线；

多条栅极线，与所述数据线交叉形成一显示数组；

一数据驱动器，耦接所述数据线并产生多个图像信号至所述数据线；以及

一栅极驱动器，耦接所述栅极线并产生多个驱动信号至所述栅极线，且所述栅极驱动器包括：

多个连接的第一电路单元，耦接所述奇数条栅极线，并输出多个第一驱动信号至所述奇数条栅极线，其中每一所述第一电路单元包括一第一信号输出单元以及一第一移位缓存单元，且所述第一信号输出单元接收一第一输入信号及一第一启始信号以产生所述第一驱动信号，所述第一移位缓存单元接收该第一启始信号及一第一时序信号以产生下一级第一启始信号，并将所述下一级第一启始信号传送至下一级第一电路单元；以及

多个连接的第二电路单元，耦接所述奇数条栅极线，并输出多个第二驱动信号至所述偶数条栅极线，其中每一所述第二电路单元包括一第二信号输出单元以及一第二移位缓存单元，且所述第二信号输出单元接收一第二输入信号及一第二启始信号以产生所述第二驱动信号，所述第二移位缓存单元接收所述第二启始信号及一第二时序信号以产生下一级第二启始信号，并将所述下一级第二启始信号传送至下一级第二电路单元。

21.一种驱动方法，用以驱动权利要求20所述的液晶显示装置，该方法包含：

提供一第一启始信号以及一第一输入信号至所述第一信号输出单元，以产生一第一驱动信号，以及提供一第二启始信号以及一第二输入信号至所述第二信号输出单元，以产生一第二驱动信号；以及

传送所述第一启始信号以及一第一时序信号至所述第一移位缓存单元，以产生下一级第一启始信号，并将所述下一级第一启始信号传送至下一级第一电路单元，以及传送所述第二启始信号以及一第二时序信号至所述第二移位缓存单元，以产生下一级第二启始信号，并将所述下一级第二启始信号传送至下一级第二电路单元。

22.如权利要求21所述的驱动方法，其特征在于，所述第一及第二时序信号均为一时钟脉冲信号，且所述输入的第一及第二时序信号间具有相位差。

23.如权利要求21所述的驱动方法，其特征在于，所述第一及第二启始信号均为一脉冲信号，且所述输入的第一及第二启始信号间具有相位差。

24.如权利要求21所述的驱动方法，其特征在于，所述第一及第二输入信号均为一特定信号，且所述第二输入信号较所述第一输入信号延迟二分之一个周期时间。

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