CN1254915C - 自举电路、缓冲器电路和有源矩阵显示器 - Google Patents

自举电路、缓冲器电路和有源矩阵显示器 Download PDF

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Abstract

一种缓冲器电路包括第一至第六晶体管。第一晶体管耦合于第一电源和第一节点之间，并且其栅极接收具有第一信号电平的第一信号。第二晶体管耦合于第一节点和第二电源之间，并且其栅极接收具有第二信号电平的第二信号，所述第二信号电平与第一信号电平反相。第三晶体管耦合于第一电源和第二节点之间，并且其栅极耦合于第一节点。第四晶体管耦合于第二节点和第二电源之间，并且其栅极接收第一信号。第五晶体管耦合于第一电源和输出端之间，并且其栅极耦合于第二节点。第六晶体管耦合于输出端和第二电源之间，并且其栅极耦合于第一节点。此外，在第六晶体管的栅极和输出端之间存在一电容。

Description

自举电路、缓冲器电路和有源矩阵显示器
本发明要求2003年2月24日于韩国知识产权局提交的韩国申请No.2003-11418的优先权，其内容在此结合，作为参考。
技术领域
本发明涉及缓冲器电路以及利用该电路的有源矩阵显示器。
背景技术
有源矩阵显示器(active matrix display)、图像传感器(image sensor)、以及半导体存储器均使用移位寄存器(shift register)电路和缓冲器电路以提供扫描信号。当移位寄存器电路具有很大的负载或电容量，则在移位寄存器电路和负载之间安装缓冲器电路。缓冲器电路的使用增加了负载的充电和放电的电流量，从而增加设备运转率(operation rate)。如果缓冲器电路根据负载尺寸变得更大，则缓冲器电路输入端的电容量将增加，从而减少设备运转率。
因此，该缓冲器电路通常具有多个串联耦合的倒相器(inverter)，如图1所示，并且串联耦合的倒相器逐步增加电流量，从而增加设备运转率。倒相器的数量通常在四个以内。
参阅图2，将详细地描述通常的缓冲器电路。
如图所示，通常的缓冲器电路包括两个倒相器，所述倒相器分别包括两个PMOS晶体管M1和M2、以及两个PMOS晶体管M3和M4。晶体管M1和M3的源极耦合于提供高电平电压VDD的高电源，并且晶体管M2和M4的漏极耦合于提供低电平电压VSS的低电源。晶体管M1的漏极与晶体管M2的源极相耦合，他们的耦合节点耦合于晶体管M3的栅极。晶体管M2的漏极和栅极相互耦合，并且晶体管M4的栅极和漏极相互耦合。即，晶体管M2和M4中每一个都是二极管式连接(diode-connected)。同样，晶体管M3的漏极和晶体管M4的源极相耦合，他们的耦合节点定义为缓冲器电路的输出Vout。
在这种情况下，当加载到晶体管M1的栅极上的输入信号Vin为高电平时，因为晶体管M2，晶体管M3的栅极变为低电平。这样，晶体管M3导通。因此，晶体管M3和M4的导通电阻比(on-resistance ratio)确定缓冲器电路的输出Vout低于VDD。因为晶体管M3和晶体管M4同时导通，所以静态电流(static current)流经晶体管M3和晶体管M4，从而增加能量消耗。
当输入晶体管M1的栅极的信号Vin为低电平时，基于晶体管M1和M2的导通电阻比、并低于VDD的高电平电压被输入至晶体管M3的栅极。因此，晶体管M3截止，这样减小输出电压Vout，并且晶体管M4的源极-栅极电压也相应减小。因此，负载驱动电流减小。在这种情况下，当输出电压Vout达到VSS+|VTH4|(VTH4为晶体管M4的阈值电压(threshold voltage))时，很少的电流流动以截止晶体管M4，输出电压Vout固定为VSS+|VTH4|。因为晶体管M1和M2同时导通，所以静态电流流经晶体管M1和M2。
为使缓冲器电路即使当源极-栅极电压减小时也具有足够的驱动能力，晶体管M4的沟道(channel)宽度将增加。当沟道宽度增加，晶体管M4的导通电阻将减小，因此减少了缓冲器电路的高电平输出，因此，晶体管M3的沟道深度也将进一步增加。
如上所述，图2示出的缓冲器电路具有低于VDD的高电平输出，和高于VSS的低电平输出。同样，当输入高电平时，静态电流流经第二极的倒相器；当输入低电平时，静态电流流经第一级的倒相器。作为结果，由于流经倒相器的静态电流，使能量消耗增加，根据缓冲器电路的特性，所述静态电流对于第二极是很大的。
发明内容
在本发明的示范性实施例中，提供了没有流经缓冲器的静态电流的缓冲器电路。因此，能量消耗将减小，且输出希望的电压电平。
为达到减小能量消耗和输出希望的电压电平，将使用自举(bootstrapping)。
在本发明的一个示范性实施例中，缓冲器电路包括：耦合于提供第一电平的第一电压的第一电源和第一节点之间的第一晶体管。所述第一晶体管的栅极接收具有第一信号电平的第一信号。第二晶体管耦合于第一节点和提供第二电平的第二电压的第二电源之间。所述第二晶体管的栅极接收具有与第一信号电平相反的第二信号电平的第二信号。第三晶体管耦合于第一电源和第二节点之间，并且其栅极耦合于第一节点。第四晶体管耦合于第二节点和第二电源之间，并且其栅极接收第一信号。第五晶体管耦合于第一电源和输出端之间，并且其栅极耦合于第二节点。第六晶体管耦合于输出端和第二电源之间，并且其栅极耦合于第一节点。在第六晶体管的栅极和输出端之间存在一电容。
在另一示范性实施例中，缓冲器电路还包括接收第二信号和输出第一信号的倒相器。输出第一信号的第三节点耦合于第一晶体管的栅极。
在另一示范性实施例中，倒相器可以包括：耦合于第一电源和第三节点的第七晶体管，所述第七晶体管的栅极接收第二信号；以及第八晶体管，所述第八晶体管的栅极与其漏极相连，耦合于第三节点和第二电源之间。所述倒相器也可包括：耦合于第一电源和第三节点的第七晶体管，所述第七晶体管的栅极接收第二信号；耦合于第三节点和第二电源之间的第八晶体管，其中在第八晶体管的栅极和第三节点之间形成另一电容；以及第九晶体管，所述第九晶体管的栅极与其漏极相连，耦合于第八晶体管的栅极和第二电源之间。
在另一示范性实施例中，缓冲器电路还可以包括其栅极耦合于输出端的晶体管，所述晶体管耦合于第五晶体管的栅极和第二节点之间。所述缓冲器电路可替换地还可包括耦合于第三和第四晶体管之间的、其栅极耦合于输出端的晶体管。所述缓冲器电路可替换地还可以包括：耦合于第一电源和第三晶体管的栅极之间的晶体管，所述晶体管的栅极接收第一信号；耦合于第三晶体管的栅极和第二电源之间的晶体管，所述晶体管的栅极接收第二信号。
在另一示范性实施例中，缓冲器电路还包括：其栅极接收第二信号的晶体管，所述晶体管耦合于第一电源和第一晶体管的栅极之间；以及其栅极接收第一信号的晶体管，所述晶体管耦合于第一晶体管的栅极和第二电源之间。
在进一步的示范性实施例中，电容的至少一部分是由第六晶体管的寄生电容形成的。
在进一步的示范性实施例中，电容的至少一部分是由耦合于第六晶体管的栅极和输出端的电容器形成的。
在进一步的示范性实施例中，第一至第六晶体管均为PMOS晶体管，第一电平为高电平，第二电平为低电平。
在本发明的另一示范性实施例中，缓冲器电路包括：耦合于提供第一电平的第一电压的第一电源和输出端之间的第一晶体管。第二晶体管耦合于提供第二电平的第二电压的第二电源和输出端之间，其中在第二晶体管的栅极和输出端之间形成电容。第一和第二晶体管的驱动电路包括耦合于第二晶体管的栅极和第二电源之间的第三晶体管。所述第三晶体管的栅极接收具有第一信号电平的第一信号。当第一信号电平为第一电平时，驱动电路导通第一晶体管并且截止第二晶体管；并且驱动电路导通第三晶体管以给电容充电，浮动第二晶体管的栅极节点以使第二晶体管自举，并且当第一信号电平为第二电平时，截止第一晶体管。
在另一示范性实施例中，驱动电路还包括：耦合于第一电源和第一晶体管的栅极之间的第四晶体管。当第一信号电平为第二电平时，所述第四晶体管导通。第五晶体管耦合于第一晶体管的栅极和第二电源之间。当第一信号电平为第一电平时，所述第五晶体管导通。
在本发明的另一示范性实施例中，有源矩阵显示器包括：多个缓冲器电路，每个缓冲器电路有如上所述的特点。所述有源矩阵显示器包括分别提供多个第一驱动信号给多个缓冲器电路的驱动信号源(drving signal supply)。显示器面板包括：多个第一信号线，用于分别发送第一驱动信号，所述第一驱动信号通过缓冲器电路并输出。提供多个第二信号线，用于分别发送多个第二驱动信号。所述第二信号线与第一信号线交叉形成。像素电路耦合于第一和第二信号线之间，其中像素电路可通过第一和第二驱动信号操作。
在本发明的另一示范性实施例中，自举电路包括：耦合于提供第一电平的第一电压的第一电源和输出端之间的第一晶体管。第二晶体管耦合于输出端和提供第二电平的第二电压的第二电源之间。在第二晶体管的栅极和输出端之间形成电容。驱动电路分别接收具有第一和第二信号电平的第一和第二信号，所述第一和第二信号电平是相互反相的。当第一信号电平为第一电平时，所述驱动电路分别导通第一晶体管以及截止第二晶体管。在这种情况下，所述驱动电路加载与第二电平具有相同电压电平的第三电压于第二晶体管的栅极以给电容充电，浮动第二晶体管的栅极节点；以及当第一信号电平从第一电平变为第二电平时，截止第一晶体管以自举第二晶体管。
附图说明
通过结合附图对本发明的示范性实施例进行详细描述，并且结合描述，阐述本发明的原理。
图1示出通常的缓冲器电路的简要电路图；
图2示出所述通常缓冲器电路的电路图；
图3示出根据本发明的示范性实施例的缓冲器电路的电路图；
图4A至4D示出根据本发明的示范性实施例的缓冲器电路的操作；
图5至10分别示出根据本发明的第一至第六示范性实施例的缓冲器电流的电路图；
图11示出根据本发明的示范性实施例的有源矩阵显示器的简要图；
图12示出根据本发明的第七和第八示范性实施例的缓冲器电路的时序图。
具体实施方式
通过借助附图在如下详细描述中，仅示出了本发明的某些示范性实施例。本领域的技术人员应该理解，在不脱离本发明的精神和范围的情况下，可以对其进行形式和细节的各种修改。因此，附图和描述仅作为性质上的阐述，而不是限制性的。
下文将参考附图，详细描述缓冲器电路的示范性的实施例和利用该电路的平板显示器(flat panel display)。
参考图3至4D，将描述本发明的一个示范性实施例中的缓冲器电路。图3示出根据本发明的示范性实施例的缓冲器电路的电路图，图4A至4D示出根据图3的示范性缓冲器电路的缓冲器电路的操作。
如图3所示，缓冲器包括四个倒相器INV1至INV4。倒相器INV2到INV4分别包括其源极耦合于提供高电平电压VDD的高电源的PMOS晶体管M1、M3和M5，以及其漏极耦合于提供低电平电压VSS的低电源的PMOS晶体管M2、M4和M6。晶体管M1、M3和M5的漏极分别与晶体管M2、M4和M6的源极耦合。晶体管M1和M2、M3和M4、以及M5和M6之间的耦合节点分别为倒相器INV2至INV4的输出Vout2、Vout3和Vout。倒相器INV4的输出Vout为缓冲器电路的输出，并且晶体管M6的栅极和源极之间形成电容器C1。晶体管M6的寄生电容(parasitic capacitance)、附加电容器、以及寄生电容和附加电容器的组合这三者之一都形成电容器C1。
缓冲器电路的输入电压Vin被输入到倒相器INV1和晶体管M2的栅极，倒相器INV1的输出电压Vout1被输入到晶体管M1和M4的栅极；倒相器INV2的输出电压Vout2被输入到晶体管M3和M6的栅极；倒相器INV3的输出电压Vout3被输入到晶体管M5的栅极。缓冲器电路的输入电压Vin的高电平和低电平电位分别为VDD和VSS。
参阅图4A至4D，将详细描述图3所示的缓冲器电路的操作。
如图4A所示，当输入Vin变成高电平，晶体管M2截止，倒相器INV1的输出Vout1变为低电平，从而导通晶体管M1和M4。因为电压VDD，晶体管M1的漏极电压Vout2变为高电平，从而截止晶体管M3和M6；并且因为电压VSS，晶体管M4的源极电压Vout3变为低电平，从而导通晶体管M5。因此，通过导通晶体管M5和截止晶体管M6，缓冲器电路的输出Vout增加为VDD。
如图4B所示，当输入Vin变为低电平，晶体管M2导通，并且倒相器INV1的输出Vout1变为高电平。晶体管M5仍然保持由前一个高电平输入Vin引起的导通状态。
如图4C所示，因为倒相器INV1的高电平输出Vout1，所以晶体管M1和M4截止。晶体管M3和M6的栅极电压Vout2被导通的晶体管M2下拉为电压VSS+|VTH2|(VTH2为晶体管M2的阈值电压)。当晶体管M3和M6的栅极电压Vout2变为小于电压VSS+|VTH2|时，晶体管M2截止，并且晶体管M3和M6导通。在这种情况下，电压给电容器C1充电，即，晶体管M6的源极-栅极电压变为大于VDD-(VSS+|VTH2|)。因为晶体管M1和M2截止，晶体管M6的栅极节点浮动(float)，并且给电容器C1充电的电压将保持。
如图4D所示，因为晶体管M3导通，并且晶体管M4截止，所以晶体管M3的漏极电压变为高电平，从而截止晶体管M5。因此，由于晶体管M6导通，所以晶体管M6的源极电压Vout变为低电平。在这种情况下，因为晶体管M6的源极-栅极电压被电容器C1保持，晶体管M6自举(bootstrap)，以将缓冲器电路的输出电压Vout减少至低电平电源电压VSS。
在图3和4A-4D的示范性实施例中，因为形成倒相器INV2、INV3和INV4的两个晶体管不能同时导通，所以没有静态电流流经倒相器INV2、INV3和INV4，因此将减少或基本消除由静态电流引起的能量消耗。当高电平电压VDD输入缓冲器电路时，输出也为高电平电压VDD；当低电平电压VSS输入缓冲器电路时，输出也为低电平电压VSS。这样，因为缓冲器电路是以输入和输出均具有电源电压电平VDD和VSS的线路到线路(rail-to-rail)的方式动作的，所以可以降低驱动电压以减小能量消耗。
参考图5至10，将描述通过修改图3和4A-4D所示的缓冲器电路中的倒相器INV1的电路结构来减小或基本消除流向倒相器INV1的静态电流的方法。
图5至10分别示出根据本发明的第一至第六示范性实施例的缓冲器电路的电路图。
如图5所示，根据本发明的第一示范性实施例的缓冲器电路中的倒相器INV1包括PMOS晶体管M7和M8。更具体地，晶体管M7的漏极和晶体管M8的源极相耦合，并且他们的耦合节点为倒相器INV1的输出Vout1。晶体管M7的源极耦合于提供高电平电压VDD的高电源，晶体管M8的漏极耦合于提供低电平电压VSS的低电源。晶体管M8的漏极和栅极相互耦合。即，晶体管M8为二极管式连接。
在第一示范性实施例中，当输入电压Vin为高电平时，晶体管M7截止，以使倒相器INV1的输出电压Vout1为低电平。当输入电压Vin为低电平时，晶体管M7导通，以使倒相器INV1的输出电压Vout1为高电平，并且静态电流流经晶体管M7和M8。因为所述静态电充仅流经倒相器INV1，所以静态电流量很小，因此静态电流几乎不影响能量消耗。此外，因为输入电压Vin在应用缓冲器电路于有源矩阵显示器的扫描驱动器的大部分时间为高电平，所以静态电流存在的时间很短。
参考图6，第二示范性实施例的缓冲器电路中的倒相器INV1包括三个PMOS晶体管M7、M8和M9以及一个电容C2。晶体管M7的漏极和晶体管M8的源极相互耦合，他们的耦合节点为倒相器INV1的输出Vout1。晶体管M7的源极耦合于提供高电平电压VDD的高电源，晶体管M8的漏极耦合于提供低电平电压VSS的低电源。电容C2耦合在晶体管M8的源极和栅极之间。晶体管M8的一个寄生电容、附加电容以及寄生电容和附加电容的结合形成所述电容C2。所述二极管式连接的晶体管M9耦合于晶体管M8的栅极和漏极之间。
在第二示范性实施例中，因为晶体管M9，晶体管M8的栅极电压将被控制小于电压VSS+|VTH9|(VTH9为晶体管M9的阈值电压)。这种控制的原因是当所述晶体管M8的栅极电压大于VSS+|VTH9|时，晶体管M9导通使晶体管M8的栅极节点放电。当缓冲器电路的输入电压Vin为低电平时，晶体管M7导通以使倒相器INV1的输出电压Vout1为高电平。在这种情况下，在电容C2中充电的晶体管M8的源极-栅极电压将大于Vout1-(VSS+|VTH9|)。因为流经晶体管M7和M8的静态电流仅流向倒相器INV1，所以它对能量消耗影响很小。
当缓冲器电路的输入电压Vin变为高电平时，晶体管M7截止，从而减小输出电压Vout1。在这种情况下，因为电容C2将保持晶体管M8的源极-栅极电压，所以晶体管M8自举，以减小缓冲器电路的输出电压Vout1至低电平电源电压VSS。
在第一和第二示范性实施例中，通过给连接在晶体管M6的源极和栅极之间的电容器C1充电以及根据信号发送的时间差而浮动晶体管M6的栅极节点，从而执行晶体管M6的自举。在这种情况下，时间差可能较短，充电时间可能不够，从而，电容器C1的充电电压量可能较小。晶体管M6的下拉电流量可能被减小，且输出电压Vout的下降时间(falling time)可能增加。
参考图7至9，将描述如下示范性实施例。在所述实施例中，晶体管M5被控制以保持导通状态直到晶体管M2截止，从而增加电容器C1的充电时间。
如图7所示，除了增加了PMOS晶体管M10以外，根据第三示范性实施例的缓冲器电路具有与第二示范性实施例中的缓冲器电路相同的结构。
更具体地，晶体管M10耦合于晶体管M3的漏极和晶体管M5的源极之间，并且晶体管M10的栅极耦合于晶体管M5的漏极。在这种情况下，当倒相器INV3的输出Vout3因为晶体管M3导通而变为高电平电压时，因为晶体管M10，晶体管M5没有截止，并且当缓冲器电路的输出电压Vout小于VDD+|VTH10|(VTH10为晶体管M10的阈值电压)时，晶体管M10导通，且晶体管M5截止。在这种情况下，晶体管M5保持导通状态直到晶体管M2截止。即，因为晶体管M5的截止时间延迟了，所以电容器C1的充电量将增加。因此，晶体管M6的下拉电流将增加，从而减小下降时间。
如图8所示，除了用晶体管M11替代了晶体管M10以外，根据第四示范性实施例的缓冲器电路具有与第三示范性实施例的缓冲器电路相同的结构。
更具体地，晶体管M11耦合于晶体管M3的漏极和晶体管M4的栅极之间，并且晶体管M11的栅极耦合于晶体管M5的漏极。晶体管M11和晶体管M4的节点为倒相器INV3的输出Vout3。因此，当与第三示范性实施例相同的方式，所述缓冲器电路的输出电压Vout小于VDD-|VTH10|时，晶体管M11导通且晶体管M5截止。
在第三和第四示范性实施例中，加入一个晶体管以延迟时间。在其他示范性实施例中，加入具有与晶体管M1和M2相同耦合结构的两个晶体管以延迟时间，所述示范性实施例将参考图9加以描述。
如图9所示，除了用晶体管M12和M13替代了晶体管M10以外，根据第五示范性实施例的缓冲器电路具有与第三示范性实施例中的缓冲器电路相同的结构。
更具体地，晶体管M12和M13与晶体管M1和M2的连接方法相同。即，晶体管M12的源极耦合于提供高电平电压VDD的高电源，并且晶体管M13的漏极耦合于提供低电平电压VSS的低电源。晶体管M12的漏极和晶体管M13的源极相互耦合，并且他们的节点耦合于晶体管M3的栅极。倒相器INV1的输出Vout1耦合于晶体管M1和M12的栅极，并且缓冲器电路的输入Vin耦合于晶体管M2和M13的栅极。
在第五示范性实施例中，晶体管M1和M2驱动晶体管M6，晶体管M12和M13驱动晶体管M3。在这种情况下，晶体管M2截止的时间由晶体管M6的栅极节点的下拉时间来确定。此外，晶体管M5的导通截止时间由晶体管M3的导通时间来确定。晶体管M3的导通时间由晶体管M12和M13的输出节点输出低电平信号的时间确定，并且所述晶体管M12和M13的输出节点输出低电平信号的时间根据晶体管M12和M13的特性确定。因此，通过修改晶体管M12和M13的特性，晶体管M5可以被保持在导通状态直到晶体管M2截止。
在第一至第五示范性实施例中，缓冲器电路接收单个信号输入以操作。不同于此，缓冲器电路可以接收微分输入(differential input)以动作，下面将参考图10进行描述。
参考图10，根据第六示范性实施例的缓冲器电路中的倒相器INV1接收两个反相(opposite phases)信号Vin和/Vin。在第六示范性实施例中，反相微分时钟信号CLK和/CLK将被使用。更具体地，倒相器INV1包括接收时钟信号CLK作为输入Vin的晶体管M7和接收时钟信号/CLK作为输入/Vin的晶体管M8。晶体管M7的漏极和晶体管M8的源极相互耦合，并且他们的节点为倒相器INV1的输出Vout1。晶体管M7的源极耦合于提供高电平电压VDD的高电源，并且晶体管M8的漏极耦合于提供低电平电压VSS的电源。在这种情况下，时钟信号CLK相当于倒相器INV1的输入，且被输入至晶体管M2的栅极。
在第六示范性实施例中，当时钟信号CLK为低电平时，晶体管M7导通，晶体管M8截止，并且倒相器INV1的输出变为高电平。当时钟信号CLK为高电平时，晶体管M7截止，晶体管M8导通，并且倒相器INV1的输出变为低电平。在这种情况下，因为所述两个晶体管M7和M8不能同时导通，所以基本没有静态电流流经倒相器INV1。
根据第六示范性实施例的缓冲器电路中的倒相器INV2、INV3和INV4可以根据第三至第五示范性实施例进行修改。
下面参考图11和图12，描述将根据第六示范性实施例的缓冲器电路应用于有源矩阵显示器的扫描驱动器的缓冲器的情况。根据第一至第五示范性实施例的缓冲器电路也可应用于有源矩阵显示器的扫描驱动器。
图11示出根据本发明示范性实施例的有源矩阵显示器的简要电路图，图12示出根据本发明的第七和第八示范性实施例的缓冲器电路的时序图。
如图11所示，所述有源矩阵显示器包括：信号控制器100、扫描驱动器200、数据驱动器300以及显示器面板400。所述信号控制器100将控制信号施加于扫描驱动器200和数据驱动器300。所述数据驱动器300根据控制信号，将数据信号施加于显示器面板400的数据线Y1至Yn。
所述扫描驱动器200顺序施加扫描信号S1至Sm于显示器面板400上以行方向顺序形成的多个扫描线X1至Xm。所述扫描驱动器200包括：移位寄存器210、电平移动器(level shifter)220以及缓冲器230。所述移位寄存器210将与各扫描线X1至Xm的扫描信号S1至Sm相对应的信号施加于电平移动器220。所述电平移动器220将移位寄存器210提供的信号电压电平转换为适合缓冲器230和显示器面板400的电压电平。因此，如果移位寄存器210提供的信号电压电平对应于缓冲器230和/或显示器面板400的电压电平，则所述电平移动器220可以被去掉。所述缓冲器230将补偿由于显示器面板400的负载所引起的设备运转率减小。
所述扫描驱动器200和所述数据驱动器300耦合于显示器面板400的玻璃衬底上。在其他示范性实施例中，所述扫描驱动器200和所述数据驱动器300可以直接安装于显示器面板400的玻璃衬底上，这被叫做COG(衬底上芯片chip on glass)方法。同样，所述扫描驱动器200和/或数据驱动器300可以用与扫描线X1至Xm、数据线Y1至Ym以及显示器面板400的玻璃衬底上的晶体管在相同层上的驱动电路代替。
参考图12，将详细描述用于图11中的有源矩阵显示器的扫描驱动器200的缓冲器。所述缓冲器230可以包括多个缓冲器电路，每个电路对应于扫描线X1至Xn的一个。
在图10中所示的根据第七示范性实施例的缓冲器电路中，扫描信号S1至Sm被提供给输入Vin，时钟信号CLK或反时钟信号/CLK被提供给输入/Vin。更具体地，反时钟信号/CLK被提供给缓冲器电路的输入/Vin，以在输入Vin接收对应于扫描线X1、X3......Xodd的扫描信号S1、S3......Sodd，并且时钟信号CLK被提供给缓冲器电路的输入/Vin，以在输入Vin接收对应于扫描线X2、X4......Xeven的扫描信号S2、S4......Seven。
如图12所示，因为当扫描信号S1、S3......Sodd为低电平时，时钟信号/CLK为高电平，以及当扫描信号S2、S4......Seven为低电平时，时钟信号CLK为高电平，所以根据第七示范性实施例的缓冲器电路与图10的缓冲器电路的操作相同。并且，当输入Vin和/Vin是高电平时，保持输出值。即，因为当扫描信号S1至Sm作为缓冲器电路的输入Vin时，输入/Vin为高电平，所以缓冲器电路输出低电平的扫描信号S1至Sm。
下面，在根据第八示范性实施例的缓冲器电路中，当前扫描信号S1至Sm被提供给输入Vin，并且下一个扫描信号S2至Sm被提供给输入/Vin。例如，扫描信号S2被提供给缓冲器电路的输入/Vin，扫描信号S1被提供给输入Vin。如图12所示，因为当扫描信号S1为低电平时，扫描信号S2为高电平，所以根据第八示范性实施例的缓冲器电路与图10所描述的缓冲器电路一样，输出低电平的扫描信号S1。同样，扫描信号S3被提供给缓冲器电路的输入/Vin，并且扫描信号S2被提供给输入Vin，并且因为当扫描信号S2为低电平时，扫描信号S3为高电平，所以缓冲器电路输出低电平的扫描信号S2。
因为当扫描信号S2为高电平时，扫描信号S3为低电平，所以缓冲器电路与图10的缓冲器电路一样，输出高电平的扫描信号。同样，当扫描信号S2和S3为高电平时，缓冲器电路保持其输出。
在本发明的示范性实施例中，利用PMOS晶体管组成缓冲器电路。在其他实施例中，NMOS晶体管和/或其他合适的晶体管也可以用于缓冲器电路。利用PMOS或其他适合的晶体管，本领域的技术人员应该理解如何修改这里描述的示范性实施例以实现本发明。因此，这里将不再描述上述的其他实施例了。
根据本发明的示范性实施例，由于缓冲器电路以线路到线路的方式动作，所以驱动电压可以降低以减小能量消耗。同样，由于没有静态电流流经构成缓冲器电路的倒相器，静态电流引起的能量消耗也可以减小或彻底消除。
尽管本发明是参照其特定的示范性实施例来描述的，但应该理解，本发明并不局限于这里讨论的示范性实施例。相反，它包括在不脱离由所附权利要求限定的本发明的精神和范围的情况下对其进行各种修改。

Claims (20)

1.一种缓冲器电路包括：
第一晶体管，所述第一晶体管耦合于提供第一电平的第一电压的第一电源和第一节点之间，其栅极接收具有第一信号电平的第一信号；
第二晶体管，所述第二晶体管耦合于第一节点和提供第二电平的第二电压的第二电源之间，其栅极接收具有与第一信号电平反相的第二信号电平的第二信号；
第三晶体管，所述第三晶体管耦合于第一电源和第二节点之间，其栅极耦合于第一节点；
第四晶体管，所述第四晶体管耦合于第二节点和第二电源之间，其栅极接收第一信号；
第五晶体管，所述第五晶体管耦合于第一电源和输出端之间，其栅极耦合于第二节点；以及
第六晶体管，所述第六晶体管耦合于输出端和第二电源之间，其栅极耦合于第一节点，其中在第六晶体管的栅极和输出端之间存在一电容。
2.如权利要求1所述的缓冲器电路，还包括接收第二信号和输出第一信号的倒相器；输出第一信号的第三节点，耦合于第一晶体管的栅极。
3.如权利要求2所述的缓冲器电路，其中倒相器包括：
第七晶体管，所述第七晶体管耦合于第一电源和第三节点之间，其栅极接收第二信号；以及
第八晶体管，所述第八晶体管的栅极与其漏极相连，并耦合于第三节点和第二电源之间。
4.如权利要求2所述的缓冲器电路，其中倒相器包括：
第七晶体管，所述第七晶体管耦合于第一电源和第三节点之间，其栅极接收第二信号；
第八晶体管，所述第八晶体管耦合于第三节点和第二电源之间，其中在第八晶体管的栅极和第三节点之间形成另一电容；以及
第九晶体管，所述第九晶体管的栅极与其漏极相连，并耦合于第八晶体管的栅极和第二电源之间。
5.如权利要求1所述的缓冲器电路，还包括耦合于第五晶体管的栅极和
第二节点之间的第七晶体管，其栅极耦合于输出端。
6.如权利要求1所述的缓冲器电路，还包括耦合于第三和第四晶体管之间的第七晶体管，其栅极耦合于输出端。
7.如权利要求1所述的缓冲器电路，还包括：
第七晶体管，所述第七晶体管耦合于第一电源和第三晶体管的栅极之间，其栅极接收第一信号；以及
第八晶体管，所述第八晶体管耦合于第三晶体管的栅极和第二电源之间，其栅极接收第二信号。
8.如权利要求1所述的缓冲器电路，还包括：
第七晶体管，所述第七晶体管耦合于第一电源和第一晶体管的栅极之间，其栅极接收第二信号；以及
第八晶体管，所述第八晶体管耦合于第一晶体管的栅极和第二电源之间，其栅极接收第一信号。
9.如权利要求1所述的缓冲器电路，其中电容的至少一部分由第六晶体管的寄生电容形成。
10.如权利要求1所述的缓冲器电路，其中所述电容的至少一部分由耦合于第六晶体管的栅极和输出端之间的电容器形成。
11.如权利要求1所述的缓冲器电路，其中第一至第六晶体管均为PMOS晶体管，第一电平为高电平，第二电平为低电平。
12.如权利要求1所述的缓冲器电路，其中第一至第六晶体管为NMOS晶体管，第一电平为低电平，第二电平为高电平。
13.一种缓冲器电路包括：
第一晶体管，所述第一晶体管耦合于提供第一电平的第一电压的第一电源和输出端之间；
第二晶体管，所述第二晶体管耦合于提供第二电平的第二电压的第二电源和输出端之间，其中在第二晶体管的栅极和输出端之间形成电容；以及
第一和第二晶体管的驱动电路，包括耦合于第二晶体管的栅极和第二电源之间的第三晶体管，所述第三晶体管的栅极接收具有第一信号电平的第一信号；
其中当第一信号电平为第一电平时，所述驱动电路导通第一晶体管，并且截止第二晶体管；以及
当第一信号电平为第二电平时，驱动电路导通第三晶体管以给电容充电，浮动第二晶体管的栅极节点以使第二晶体管自举，并且截止第一晶体管。
14.如权利要求13所述的缓冲器电路，其中驱动电路还包括：
第四晶体管，所述第四晶体管耦合于第一电源和第一晶体管的栅极之间，当第一信号电平为第二电平时，所述第四晶体管导通；以及
第五晶体管，所述第五晶体管耦合于第一晶体管的栅极和第二电源之间，当第一信号电平为第一电平时，所述第五晶体管导通。
15.如权利要求14所述的缓冲器电路，其中驱动电路还包括具有分别耦合于第四晶体管、第一晶体管的栅极、以及输出端的三个端子的第六晶体管。
16.如权利要求14所述的缓冲器电路，还包括接收第一信号并输出具有第二信号电平的第二信号的倒相器，所述第二信号电平与第一信号电平反相，其中输出第二信号的第一节点耦合于第五晶体管的栅极。
17.如权利要求14所述的缓冲器电路，包括：
第六晶体管，所述第六晶体管耦合于第一电源和第五晶体管的栅极之间，其栅极接收第一信号；以及
第七晶体管，所述第七晶体管耦合于第五晶体管的栅极和第二电源之间，其栅极接收具有第二信号电平的第二信号，所述第二信号电平与第一信号电平反相。
18.一种有源矩阵显示器包括：
多个缓冲器电路，每个缓冲器电路包括：
第一晶体管，所述第一晶体管耦合于提供第一电平的第一电压的第一电源和第一节点之间，其栅极接收具有第一信号电平的第一信号；
第二晶体管，所述第二晶体管耦合于第一节点和提供第二电平的第二电压的第二电源之间，其栅极接收具有第二信号电平的第二信号，所述第二信号电平与第一信号电平反相；
第三晶体管，所述第三晶体管耦合于第一电源和第二节点之间，其栅极耦合于第一节点；
第四晶体管，所述第四晶体管耦合于第二节点和第二电源之间，其栅极接收第一信号；
第五晶体管，所述第五晶体管耦合于第一电源和输出端之间，其栅极耦合于第二节点；
第六晶体管，所述第六晶体管耦合于输出端和第二电源之间，其栅极耦合于第一节点，其中在第六晶体管的栅极和输出端之间存在一电容；
驱动信号源，所述驱动信号源将多个第一驱动信号作为第二信号分别提供至多个缓冲器电路；以及
显示器面板包括：多个第一信号线，所述第一信号线分别发送第一驱动信号，所述第一驱动信号通过缓冲器电路并输出；多个第二信号线，所述第二信号线分别发送多个第二驱动信号，所述第二信号线与第一信号线交叉形成；以及像素电路，所述像素电路耦合于第一和第二信号线之间，并通过第一和第二驱动信号操作所述像素电路。
19.一种有源矩阵显示器包括：
多个缓冲器电路，每个缓冲器电路包括：
第一晶体管，所述第一晶体管耦合于提供第一电平的第一电压的第一电源和输出端之间；
第二晶体管，所述第二晶体管耦合于提供第二电平的第二电压的第二电源和输出端之间，其中在第二晶体管的栅极和输出端之间形成电容；以及
第一和第二晶体管的驱动电路，包括耦合于第二晶体管的栅极和第二电源之间的第三晶体管，所述第三晶体管的栅极接收具有第一信号电平的第一信号，
其中当第一信号电平为第一电平时，所述驱动电路导通第一晶体管并截止第二晶体管，以及
当第一信号电平为第二电平时，所述驱动电路导通第三晶体管以给电容充电，浮动第二晶体管的栅极节点以使所述第二晶体管自举，并截止第一晶体管；
驱动信号源，用于分别将多个第一驱动信号作为第一信号提供给多个缓冲器电路；以及
显示器面板包括：多个第一信号线，用于分别发送通过缓冲器电路并输出的第一驱动信号；多个第二信号线，用于分别发送多个第二驱动信号，所述第二信号线与第一信号线交叉形成；以及像素电路，所述像素电路耦合于第一和第二信号线之间，并通过第一和第二驱动信号操作。
20.一种自举电路包括：
第一晶体管，所述第一晶体管耦合于提供第一电平的第一电压的第一电源和输出端之间；
第二晶体管，所述第二晶体管耦合于输出端和提供第二电平的第二电压的第二电源之间，其中在第二晶体管的栅极和输出端之间形成电容；以及
驱动电路，用于分别接收具有相互反相的第一和第二信号电平的第一和第二信号；以及当第一信号电平为第一电平时，分别导通第一晶体管并截止第二晶体管，其中
当第一信号电平从第一电平变为第二电平时，驱动电路将具有与第二电平相同电压电平的第三电压施加于第二晶体管的栅极以给电容充电，浮动第二晶体管的栅极节点，并且截止第一晶体管以自举第二晶体管。
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