CN1702497A - 移位寄存器和使用其的液晶显示器件 - Google Patents

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Abstract

本发明提供一种移位寄存器，即使提供给第一级的起始脉冲与时钟脉冲不同步，移位寄存器也能输出栅驱动脉冲。该移位寄存器具有相继输出栅驱动脉冲的多级。至少一级包括通过第一时钟信号导通且将起始脉冲施加给第一节点的第一开关装置。第二开关装置通过第一时钟信号导通，且将第一电源电压施加给第二节点。第三开关装置通过施加给第一节点的起始脉冲导通，并输出第二时钟信号。第四开关装置通过第一电源电压导通，并输出第二电源电压。第五开关装置通过起始脉冲导通，并将起始脉冲施加给第一节点。

Description

移位寄存器和使用其的液晶显示器件
本申请要求2004年5月27日递交的韩国申请No.P2004-37724的权利，该申请在此引作参考。
技术领域
本申请涉及一种液晶显示(LCD)器件，以及一种移位寄存器和使用其的一种LCD器件，其中起始脉冲与时钟信号之间不必要同步。
背景技术
随着信息社会的发展，对多种显示器件的需求增加。因而，有许多努力致力于研究和开发多种平板显示器件，如液晶显示器件(LCD)，等离子体显示板(PDP)，电致发光显示器(ELD)和真空荧光显示器(VFD)。有些种平板显示器件已经用于多种设备的显示器。
在多种平板显示器件中，液晶显示(LCD)器件由于外形薄、重量轻和低能耗的有益特性而获得广泛地使用，从而LCD器件提供了阴极射线管(CRT)的一种替代品。除了移动型LCD器件，如笔记本电脑的显示器以外，LCD器件还用作计算机监视器和电视机，用以接收和显示广播信号。
尽管应用于不同领域的LCD技术取得了各种技术发展，但是，与LCD器件的其它特征和优点相比，在某些方面缺少对增强LCD器件图像质量的研究。从而，为了在多个领域中使用LCD器件作为通用显示器，研制LCD器件的关键在于LCD器件是否能用大尺寸屏幕实现高质量图像，如高分辨率和高亮度，同时依然保持重量轻、薄和低能耗。
通常，LCD器件包括用于显示图像的LCD板，和将驱动信号施加给LCD板的驱动器。此外，LCD板包括彼此粘接在一起、之间具有盒间隙的第一和第二玻璃基板，以及在第一与第二玻璃基板之间形成的液晶层。
第一玻璃基板(TFT阵列基板)包括以固定间隔沿第一方向设置的多条栅线，以固定间隔沿垂直于第一方向的第二方向设置的多条数据线，在由栅线与数据线交叉限定的像素区域内设置成矩阵型结构的多个像素电极，以及多个薄膜晶体管，能够根据输送给栅线的信号，将信号从数据线传输给像素电极。
此外，第二玻璃基板(滤色片阵列基板)包括阻止从第一基板上除像素区域以外的部分发出的光的黑矩阵层，用于显示多种颜色的R/G/B滤色片层，以及用于产生图像的公共电极。通过衬垫料保持第一与第二基板之间的盒间隙，然后通过密封剂将第一与第二基板粘接在一起。
下面将描述现有技术LCD器件的驱动电路。图1为现有技术LCD器件的驱动电路的方块图。如图1中所示，现有技术LCD器件包括LCD板21，LCD板21具有彼此相交以限定设置成矩阵型结构的多个像素区域的多条栅线G和数据线D，向LCD板21提供扫描信号和数据信号的驱动电路22，以及向LCD板21提供均匀光源的背光28。
驱动电路22包括数据驱动器21b，栅驱动器21a，时序控制器23，电源单元24，伽玛参考电压单元25，DC/DC转换器26，以及逆变器29。数据驱动器21b将数据信号输入LCD板21的每条数据线D，栅驱动器21a将扫描信号输送给LCD板21的每条栅线G。然后，时序控制器23从LCD板21的驱动***27接收显示数据R/G/B，垂直同步信号Vsync和水平同步信号Hsync，时钟信号DCLK和控制信号DTEN，并且以适于LCD板21的栅驱动器21a和数据驱动器21b恢复图像的时序将显示数据、时钟信号和控制信号格式化。电源单元24向LCD板21和各个单元提供电压。另外，伽玛参考电压单元25从电源单元24接收能量，并提供将数据驱动器21b输入的数字数据转换成模拟数据时所需的参考电压。DC/DC转换器26利用电源单元24输出的电压向LCD板21输出恒压VDD，栅高压VGH，栅低压VGL，参考电压Vref和公共电压Vccm。此外，逆变器29驱动背光28。
下面描述现有技术LCD器件的驱动电路的操作。即，时序控制器23从LCD板的驱动***27接收显示数据R/G/B，垂直同步信号Vsync和水平同步信号Hsync，时钟信号DCLK，和控制信号DTEN，并以适于LCD板21的栅驱动器21a和数据驱动器21b恢复图像的时序提供显示数据、时钟信号和控制信号。因而，栅驱动器21a将扫描信号输送给LCD板21的每条栅线G，而数据驱动器21b将数据信号输送给LCD板21的每条数据线D，从而显示所输入的图像信号。栅驱动器包括移位寄存器，用于相继将扫描信号提供给每条栅线。
下面，将参照附图描述现有技术的移位寄存器。图2为现有技术移位寄存器的示意图。图3为图2中每一级的电路图。如图2中所示，现有技术的移位寄存器包括用于接收时钟信号CLKA和CLKB以及电源电压VDD和VSS的多级(51a，51b，51c，51d，…，51n)，同步输出用于顺序驱动各条栅线G的栅驱动脉冲。
第一级51a接收起始脉冲SP，第一时钟信号CLKA，第二时钟信号CLKB，第一电源电压VDD和第二电源电压VSS，然后输出第一栅驱动脉冲Vout1。第二级51b接收第一级51a的第一栅驱动脉冲Vout1，第一时钟信号CLKA，第二时钟信号CLKB，第一电源电压VDD和第二电源电压VSS，然后输出第二栅驱动脉冲Vout2，其中第二栅驱动脉冲Vout2从第一栅驱动脉冲Vout1延迟一个周期。第n级51n接收第(n-1)级51n-1的第(n-1)栅驱动脉冲Voutn-1，第一时钟信号CLKA，第二时钟信号CLKB，第一电源电压VDD和第二电源电压VSS，然后输出第n栅驱动脉冲Voutn，其中第n栅驱动脉冲Voutn从第(n-1)栅驱动脉冲Voutn-1延迟一个周期。
简而言之，仅有第一级51a接收起始脉冲SP。同时，从第二级51b到第n级51n的其余各级分别使用前一级的输出驱动脉冲(Voutl至Voutn-1)，从而其余各级输出从前一输出驱动脉冲(Vout1至Voutn-1)延迟一个周期的栅驱动脉冲(Vout2至Voutn)。因而，从各级(51a，51b，51c，51d，…，51n)输出的栅驱动脉冲(Vout1至Voutn)提供给相应栅线G，从而顺序扫描栅线G。
为此，每一级(51a，51b，51c，51d，…，51n)具有图3中所示的电路。每一级(51a，51b，51c，51d，…，51n)的电路具有相同结构。不过，第一和第二时钟信号CLKA和CLKB交替施加给奇数级(51a，51c，51e，…)和偶数级(51b，51d，…)。在此，用于第一级51a的电路如下所述。
即，如图3中所示，第一级51a还包括第一PMOS晶体管T1，第二PMOS晶体管T2，第三PMOS晶体管T3，第四PMOS晶体管T4，第五PMOS晶体管T5和第六PMOS晶体管T6。第一PMOS晶体管T1通过第一时钟信号CLKA的逻辑导通/截止，并且第一PMOS晶体管T1在处于导通状态时将起始脉冲SP提供给第一节点P1。此外，第二PMOS晶体管T2通过第一时钟信号CLKA的逻辑导通/截止，且第二PMOS晶体管T2在处于导通状态时将第一电源电压VDD提供给第二节点P2。第三PMOS晶体管T3通过第一节点P1中充电的起始脉冲SP导通/截止，且第三PMOS晶体管T3在处于导通状态时将第二时钟信号CLKB提供给输出线50a。第四PMOS晶体管T4取决于第二节点P2的状态导通/截止，且第四PMOS晶体管T4在处于导通状态时将第二电源电压VSS提供给输出线50a。第五PMOS晶体管T5通过在第一节点P1充电的起始脉冲SP的逻辑导通/截止，且第五PMOS晶体管T5在处于导通状态时使第二电源电压VSS通过。第六PMOS晶体管T6通过第二时钟信号CLKB的逻辑导通/截止，且第六PMOS晶体管T6在处于导通状态时利用通过第五PMOS晶体管T5的第二电源电压VSS为第二节点P2充电。
在此情形中，可用第一电源电压VDD或第二电源电压VSS为第二节点P2充电。如果用低逻辑的第一电源电压VDD充电第二节点P2，则与第二节点P2连接的第四PMOS晶体管T4导通。如果用高逻辑的第二电源电压VSS充电第二节点P2，则第四PMOS晶体管T4截止。
同样，使用通过第三PMOS晶体管T3或第四PMOS晶体管T4提供给第一级51a的输出线50a的第二时钟信号CLKB，作为第一栅驱动脉冲Vout1，并且还用作下一级51b的起始脉冲SP。
如上所述，对于奇数级(51a，51c，51e，…)，第一时钟信号CLKA施加给第一PMOS晶体管Tl和第二PMOS晶体管T2的栅极端，第二时钟信号CLKB施加给第三PMOS晶体管T3的源极端。对于偶数级(51b，51d，…)，第二时钟信号CLKB施加给第一PMOS晶体管T1和第二PMOS晶体管T2的栅极端，第一时钟信号CLKA施加给第三PMOS晶体管T3的源极端。
下面将描述移位寄存器的操作。图4为提供给现有技术移位寄存器的每个信号的时序图。
首先，将详细描述第一周期(A)期间移位寄存器的操作。即，如图4中所示，在第一周期(A)期间，起始脉冲SP和第一时钟信号CLKA保持在低逻辑状态，而第二时钟信号CLKB保持在高逻辑状态。低逻辑状态的第一时钟信号CLKA施加给第一PMOS晶体管T1和第二PMOS晶体管T2的栅极。
然后，通过低逻辑状态的第一时钟信号CLKA将第一PMOS晶体管T1和第二PMOS晶体管T2导通。从而，施加给第一PMOS晶体管T1的源极的低逻辑状态起始脉冲SP，通过第一PMOS晶体管T1提供给第一节点P1，而施加给第二PMOS晶体管T2的源极的低逻辑状态第一电源电压VDD，通过第二PMOS晶体管T2提供给第二节点P2。
之后，通过在第一节点P1充电的低逻辑起始脉冲SP，将通过栅极与第一节点P1连接的第三PMOS晶体管T3和第五PMOS晶体管T5导通。此外，在第二节点P2中充电的低逻辑第一电源电压VDD将第四PMOS晶体管T4导通。因此，高逻辑的第二电源电压VSS和高逻辑的第二时钟信号CLKB通过第四PMOS晶体管T4提供给输出线50a。高逻辑的第二时钟信号CLKB还施加给第六PMOS晶体管T6的栅极，从而使第六PMOS晶体管T6截止。
然后，下面将描述第二周期(B)期间移位寄存器的操作。在第二周期(B)期间，起始脉冲SP和第一时钟信号CLKA变成高逻辑状态，从而第二时钟信号CLKB变成低逻辑状态。因此，高逻辑的第一时钟信号CLKA通过每条栅线施加给第一PMOS晶体管T1和第二PMOS晶体管T2，从而第一PMOS晶体管T1和第二PMOS晶体管截止。即，在第一周期(A)期间充电的低逻辑起始脉冲SP保持相同状态。
因此，通过在第一节点P1充电的低逻辑起始脉冲SP使第三PMOS晶体管T3和第五PMOS晶体管T5保持导通。如上所述，在第二周期(B)期间，随着第二时钟信号CLKB变成低逻辑状态，第六PMOS晶体管T6导通，从而高逻辑的第二电源电压VSS(+V)通过第五PMOS晶体管T5和第六PMOS晶体管T6提供给第二节点P2。因此，通过在第二节点P2充电的高逻辑的第二电源电压VSS将第四PMOS晶体管T4截止，从而低逻辑的第二时钟信号CLKB通过第三PMOS晶体管T3提供给输出线50a。
此时，在第二周期(B)期间，第一PMOS晶体管T1和第二PMOS晶体管T2截止，从而第一节点P1处于浮动状态。此外，通过第三PMOS晶体管T3的栅极与漏极之间的寄生电容，第一节点P1的起始脉冲SP降低成与提供给输出线50a的低逻辑的第二时钟信号CLKB相一致。因此，更高起始脉冲SP施加给第三PMOS晶体管T3的栅极，从而降低了第三PMOS晶体管T3的阈值电压。即，低逻辑的第二时钟信号CLKB无损耗地提供给输出线50a。
下面，将描述第三周期(C)期间移位寄存器的操作。在第三周期(C)期间，起始脉冲SP保持在高逻辑状态，而第一时钟信号CLKA变成低逻辑状态，从而第二时钟信号CLKB变成高逻辑状态。因此，通过低逻辑的第一时钟信号CLKA使第一PMOS晶体管T1和第二PMOS晶体管T2再次导通，并且高逻辑的起始脉冲SP通过导通的第一PMOS晶体管T1提供给第一节点P1。因而，低逻辑的第一电源电压VDD(-V)通过第二PMOS晶体管T2提供给第二节点P2。
之后，通过第一节点P1中充电的高逻辑起始脉冲SP使第三PMOS晶体管T3和第五PMOS晶体管T5截止，并通过第二节点P2中充电的低逻辑第一电源电压VDD将第四PMOS晶体管T4导通。此外，高逻辑的第二时钟信号CLKB施加给第六PMOS晶体管T6的栅极，从而使第六PMOS晶体管T6截止。因此，高逻辑的第二电源电压VSS通过第四PMOS晶体管T4施加给输出线50a。
在此情形中，在第二周期(B)期间提供给第一级51a的输出线50a的低逻辑第二时钟信号CLKB相当于用于驱动栅线G的第一栅驱动脉冲Vout1。同时，第一级51a的输出线50a输出的第一栅驱动脉冲Vout1施加给第二级51b的第一PMOS晶体管T1的源极端，并且第二时钟信号CLKB施加给第一PMOS晶体管T1和第二PMOS晶体管T2的栅极端。因此，第一时钟信号CLKA作为第二栅驱动脉冲Vout2输出给第二级51b的输出线50b，其中第二栅驱动脉冲Vout2的低逻辑第一时钟信号CLKA从第级51a的低逻辑第一时钟信号CLKA延迟(偏移)一个周期。结果，第一到第n栅驱动脉冲(Vout1到Voutn)通过移位寄存器相继提供给栅线G。
同样，起始脉冲SP是否输出取决于第一时钟信号CLKA的逻辑，从而提供给第一级的起始脉冲SP与第一时钟信号CLKA同步地输出。即，如上所述，第一时钟信号CLKA提供给第一PMOS晶体管T1的栅极，从而使第一PMOS晶体管T1导通/截止。为了在第一周期(A)期间在第一节点P1中充电起始脉冲SP，第一PMOS晶体管T1保持在导通状态，用于施加起始脉冲SP。为此，在第一周期(A)期间，提供给第一PMOS晶体管T1的栅极的第一时钟信号CLKA必须保持在低逻辑状态。从而，为了正常操作现有技术的移位寄存器，必须使第一时钟信号CLKA与起始脉冲SP同步。
发明内容
提供一种即使提供给第一级的时钟信号与起始脉冲不同步也能输出栅驱动脉冲的移位寄存器和使用其的LCD器件。
通过介绍，一方面，一种移位寄存器包括相继输出栅驱动脉冲的多级。至少一级包括第一至第五开关装置。第一开关装置通过第一时钟信号导通，并将起始脉冲施加给第一节点。第二开关装置通过第一时钟信号导通，并将第一电源电压施加给第二节点。第三开关装置通过施加给第一节点的起始脉冲导通，并将第二时钟信号输送给该级的输出端。第四开关装置通过施加给第二节点的第一电源电压导通，并将第二电源电压输送给该级的输出端。第五开关装置通过起始脉冲导通，并将起始脉冲施加给第一节点。
另一方面，一种显示装置包括具有多个彼此相交的栅线和数据线的显示板，以及可相继向LCD板的栅线提供栅驱动信号的栅驱动器。栅驱动器包含与前述移位寄存器相似的移位寄存器。
再一方面，一种LCD显示器件的移位寄存器，包括多级，起始脉冲和多个时钟信号施加给所述多级。所述多级中的第一级包含允许在与多个时钟信号中任何一个不同步的时刻输送起始脉冲的器件，第一级的输出提供给LCD显示器件的第一栅线。
应当理解，上面的概括描述和下面的详细描述都是示例性和解释性的，意在提供所要求保护的本发明的进一步解释。
附图说明
用于提供本发明进一步理解并包含和构成本申请一部分的附图，说明了本发明的实施例，与描述一起用于解释本发明的原理。在附图中：
图1为现有技术LCD器件的驱动电路的方块图；
图2为现有技术移位寄存器的示意图；
图3为图2中每一级的电路图；
图4为提供给现有技术移位寄存器的每个信号的时序图；
图5为根据本发明实施例的移位寄存器的一级的电路图；
图6为在图5的移位寄存器中与第一时钟信号不同步的起始脉冲的时序图；
图7为时序不一致的起始脉冲施加给图5的移位寄存器时，各信号的时序图；以及
图8为使用图5移位寄存器的LCD器件的示意图。
具体实施方式
下面将详细参照本发明的优选实施例，附图中表示出其示例。在附图中尽可能用相同附图标记表示相同或相似部件。
下面，将参照附图描述根据本发明的移位寄存器和使用其的LCD器件。
图5为根据本发明实施例移位寄存器的一级的电路图。图6所示的时序图说明在本发明实施例的移位寄存器中起始脉冲与第一时钟信号不同步的状态。图7为说明根据本发明实施例起始脉冲不一致时序状态的各信号的时序图。图8为使用本发明移位寄存器的LCD器件的示意图。
根据本发明的移位寄存器包括多级，用于接收各时钟信号CLKA和CLKB，并输送电源电压VDD和VSS，且同步地依次输出驱动栅线G的栅驱动脉冲。
如图5中所示，每一级包括第一PMOS晶体管T1，第二PMOS晶体管T2，第三PMOS晶体管T3，第四PMOS晶体管T4，第五PMOS晶体管T5，第六PMOS晶体管T6和第七PMOS晶体管T7。第一PMOS晶体管T1通过第一时钟信号CLKA(或第二时钟信号CLKB)的逻辑而导通/截止，且第一PMOS晶体管T1在处于导通状态时将起始脉冲SP(或前一级的输出)施加给第一节点P1。第二PMOS晶体管T2通过第一时钟信号CLKA(或第二时钟信号CLKB)的逻辑导通/截止，且第二PMOS晶体管T2在处于导通状态时将第一电源电压VDD施加给第二节点P2，第三PMOS晶体管T3取决于第一节点P1的状态导通/截止，第三PMOS晶体管T3在处于导通状态时将第二时钟信号CLKB(或第一时钟信号CLKA)提供给输出线110。第四PMOS晶体管T4取决于第二节点P2的状态而导通/截止，且第四PMOS晶体管T4将第二电源电压VSS提供给输出线110。第五PMOS晶体管T5通过起始脉冲SP(或前一级的输出)的逻辑而导通/截止，且第五PMOS晶体管T5在处于导通状态时将起始脉冲SP(或前一级的输出)施加给第一节点P1。第六PMOS晶体管T6取决于第一节点P1的状态而导通/截止，且第六PMOS晶体管T6在处于导通状态时使第二电源电压VSS通过。第七PMOS晶体管T7通过第二时钟信号CLKB(或第一时钟信号CLKA)的逻辑而导通/截止，且第七PMOS晶体管T7在处于导通状态时通过第六PMOS晶体管T6将第二电源电压VSS施加给第二节点P2。
此处，可用第一电源电压VDD或第二电源电压VSS将第二节点P2充电。在用低逻辑第一电源电压VDD充电第二节点P2时，栅极与第二节点P2连接的第四PMOS晶体管T4导通。如果用高逻辑的第二电源电压VSS为第二节点P2充电，则第四PMOS晶体管T4截止。
如上所述，对于奇数级(51a，51c，51e，…)，第一时钟信号CLKA施加给第一PMOS晶体管T1和第二PMOS晶体管T2的栅极端，第二时钟信号CLKB施加给第三PMOS晶体管T3的源极端。对于偶数级(51b，51d，…)，第二时钟信号CLKB施加给第一PMOS晶体管T1和第二PMOS晶体管T2的栅极端，第一时钟信号CLKA施加给第三PMOS晶体管T3的源极端。在这种状态下，起始脉冲或前一级的输出信号共同施加给第五PMOS晶体管T5的源极和栅极。
第五PMOS晶体管T5与第一PMOS晶体管T1并联，从而起始脉冲SP不必与第一时钟信号CLKA同步。即，在现有技术中，用于施加起始脉冲SP的第一PMOS晶体管T1受第一时钟信号CLKA的逻辑的控制，从而必须同步地施加起始脉冲SP和低逻辑的第一时钟信号CLKA。同时，根据本实施例的移位寄存器还包括第五PMOS晶体管T5，其通过起始脉冲SP导通，与第一时钟信号CLKA的逻辑无关。
下面将详细说明根据本发明实施例的移位寄存器的操作。
首先，下面将解释在图5移位寄存器的电路中同步输入起始脉冲和第一时钟信号CLKA的情形。假设提供给本发明移位寄存器的各时钟信号CLKA和CLKB以及电源电压VDD和VSS与图4中所示现有技术时序图中相同。
下面将说明第一周期(A)期间移位寄存器的操作。即，如图4中所示，在第一周期(A)期间，起始脉冲SP和第一时钟信号CLKA保持低逻辑状态，第二时钟信号CLKB保持高逻辑状态。然后，低逻辑起始脉冲SP施加给第五PMOS晶体管T5的源极和栅极。从而，低逻辑的起始脉冲SP使第五PMOS晶体管T5导通，且施加给第五PMOS晶体管T5的源极的低逻辑起始脉冲SP通过第五PMOS晶体管T5提供给第一节点P1。
此外，在第一周期(A)期间，低逻辑的第一时钟信号CLKA同时施加给第一PMOS晶体管T1和第二PMOS晶体管T2的栅极，从而第一PMOS晶体管T1和第二PMOS晶体管T2一起导通。因此，低逻辑起始脉冲SP通过第一PMOS晶体管T1施加给第一节点P1，低逻辑第一电源电压VDD通过第二PMOS晶体管T2施加给第二节点P2。从而，栅驱动脉冲按照与现有技术相同的过程相继施加给栅线。
然后，下面将描述起始脉冲SP与时钟信号不同步的情形。在第一周期(A)期间，如图6中所示高逻辑的第一时钟信号CLKA施加给第一PMOS晶体管T1的栅极，或者时序与起始脉冲SP不一致的时钟信号施加给第一PMOS晶体管T1的栅极，第一PMOS晶体管T1截止，从而起始脉冲SP不可能通过第一PMOS晶体管T1。
不过，第五PMOS晶体管T5不受第一时钟信号CLKA的逻辑的影响，从而第五PMOS晶体管T5通过起始脉冲SP的逻辑而导通/截止。即，即使第一PMOS晶体管T1截止，起始脉冲SP也会通过第五PMOS晶体管T5提供给第一节点P1，因为起始脉冲SP使第五PMOS晶体管T5导通。
随后，在第一节点P1充电的低逻辑起始脉冲SP施加给第三PMOS晶体管T3和第六PMOS晶体管T6的栅极，从而使第三PMOS晶体管T3和第六PMOS晶体管T6导通。此外，在第二节点P2充电的低逻辑第一电源电压VDD施加给第四PMOS晶体管T4的栅极，从而使第四PMOS晶体管T4导通。
因此，通过第三PMOS晶体管T3的高逻辑第二时钟信号CLKB和通过导通的第四PMOS晶体管T4的高逻辑第二电源电压VSS同时提供给输出线110。最终，高逻辑的第二时钟信号CLKB提供给输出线110。同时，高逻辑的第二时钟信号CLKB施加给第七PMOS晶体管T7，从而使第七PMOS晶体管T7截止。
下面将描述第二周期(B)期间移位寄存器的操作。在第二周期(B)期间，起始脉冲SP和第一时钟信号CLKA变成高逻辑状态，第二时钟信号CLKB变成低逻辑状态。因此，通过高逻辑的第一时钟信号CLKA和起始脉冲SP使第一PMOS晶体管T1，第二PMOS晶体管T2和第五PMOS晶体管T5截止，从而在第一周期(A)期间充电的低逻辑起始脉冲SP在第一节点P1得以保持。结果，第三PMOS晶体管T3和第六PMOS晶体管T6保持导通状态，其中第一节点P1的低逻辑起始脉冲SP通过栅极施加给第三PMOS晶体管T3和第六PMOS晶体管T6。
同时，如上所述，在第二周期(B)期间，第二时钟信号CLKB变成低逻辑状态，从而通过栅极施加低逻辑第二时钟信号CLKB的第七PMOS晶体管T7导通。因此，第二电源电压VSS通过第六PMOS晶体管T6和第七PMOS晶体管T7提供给第二节点P2。即，在第二节点P2中充电的高逻辑第二电源电压VSS使第四PMOS晶体管T4截止。结果，低逻辑的第二时钟信号CLKB通过第三PMOS晶体管T3提供给输出线110。
此时，在第二周期(B)期间第一PMOS晶体管T1，第二PMOS晶体管T2和第七PMOS晶体管T7截止，从而第一节点P1处于浮动状态。此外，如图6中所示，通过第三PMOS晶体管T3的栅极与漏极之间的寄生电容，将第一节点P1的起始脉冲SP降低到与提供给输出线110的低逻辑第二时钟信号CLKB一致。因而，更高起始脉冲SP施加给第三PMOS晶体管T3的栅极，从而第三PMOS晶体管T3的阈值电压降低。因此，低逻辑的第二时钟信号CLKB无损耗地提供给输出线110。
下面将描述第三周期(C)期间移位寄存器的操作。在第三周期(C)期间，起始脉冲SP保持在高逻辑状态，第一时钟信号CLKA变成低逻辑状态，从而第二时钟信号CLKB变成高逻辑状态。因此，栅极通过高逻辑起始脉冲SP的第五PMOS晶体管T5截止，栅极通过低逻辑第一时钟信号CLKA的第一PMOS晶体管T1和第二PMOS晶体管T2再次导通。
从而，高逻辑的起始脉冲SP通过第一PMOS晶体管T1提供给第一节点P1，低逻辑的第一电源电压VDD通过第二PMOS晶体管T2提供给第二节点P2。此外，在第一节点P1充电的高逻辑起始脉冲SP使第三和第六PMOS晶体管T3和T6截止，在第二节点P2充电的低逻辑第一电源电压VDD使第四PMOS晶体管T4导通。从而，高逻辑的第二电源电压VSS通过第四PMOS晶体管T4提供给输出线110。
如上所述，该移位寄存器还包括与第一时钟信号CLKA的逻辑无关地使起始脉冲SP通过的第五PMOS晶体管T5，从而第一时钟信号CLKA不必与起始脉冲SP同步。
参照图7，当起始脉冲SP与时钟信号的时序不一致时，即使第一PMOS晶体管T1截止，起始脉冲SP也会通过第五PMOS晶体管T5提供给第一节点P1，其中起始脉冲SP使第五PMOS晶体管T5导通。从而，第一节点P1充电成低逻辑状态，施加给第三PMOS晶体管T3的源极端的第二时钟信号CLKB输出到输出端，因而低逻辑状态的第二时钟信号CLKB输出到输出端。
此外，如图8中所示，使用上述移位寄存器的LCD器件包括具有多条栅线(GL1，GL2，…)和多条数据线(未示出)的LCD板(未示出)，栅线与数据线彼此相交以限定像素区域；和相继将栅驱动脉冲提供给LCD板的栅线(GL1，GL2，…)的多级(150a，150b，…)。
所述多级(150a，150b，…)中的每一级可具有图5中所示的结构。另一方面，可以仅第一级150a具有图5中所示的结构，其余级具有与图3中所示的现有技术相同的结构。
即，起始脉冲SP仅施加给第一级150a，且前一级的输出信号输出给从第二级到第n级(150b，…)的其余各级。此外，仅第一级150a还包括第五PMOS晶体管T5。同时，由于从第二级到第n级(150b到150n)的其余各级使用第一级150a的输出信号，因此，第二级到第n级(150b到150n)可以使用或不使用第五PMOS晶体管T5。
因此，起始脉冲SP仅施加给第一级150a，且前一级的输出信号(栅驱动脉冲)施加给从第二级到第n级(150b，…)的其余各级中的每一级。结果，从第二级到第n级(150b，…)的其余各级中的每一级输出从前一级的输出信号(栅驱动脉冲)延迟一个周期的栅驱动脉冲。因此，从各级(150a，150b，…)输出的栅驱动脉冲提供给LCD板的栅线(GL1，GL2，…)，顺序扫描栅线(GL1，GL2，…)。
如上所述，在移位寄存器中使用PMOS晶体管作为开关装置。不过，可使用NMOS晶体管作为开关装置，取代PMOS晶体管。
如上所述，移位寄存器和使用其的LCD器件具有以下优点。
根据本发明的移位寄存器还包括通过起始脉冲的逻辑而导通、与时钟信号的逻辑无关的附加开关装置，从而即使起始脉冲与时钟信号不同步，也能正常地将起始脉冲提供给节点。
显然本领域技术人员可对本发明进行多种变型和改变。从而，本发明意在覆盖本发明的这些变型和改变，只要这些变型和改变处于所附权利要求及其等效范围内即可。

Claims (22)

1、一种移位寄存器，包括：
相继输出栅驱动脉冲的多级，至少一级包括：
第一开关装置，其通过第一时钟信号导通，并将起始脉冲施加给第一节点；
第二开关装置，其通过第一时钟信号导通，并将第一电源电压施加给第二节点；
第三开关装置，其通过施加给第一节点的起始脉冲导通，并将第二时钟信号施加给该级的输出端；
第四开关装置，其通过施加给第二节点的第一电源电压导通，并将第二电源电压施加给该级的输出端；以及
第五开关装置，其通过起始脉冲导通，并将起始脉冲施加给第一节点。
2、如权利要求1所述的移位寄存器，其特征在于：所述至少一级还包括：
第六开关装置，其通过第一节点的状态导通，并使第二电源电压通过；和
第七开关装置，其通过第二时钟信号的逻辑导通，并将通过第六开关装置的第二电源电压施加给第二节点。
3、如权利要求2所述的移位寄存器，其特征在于：第一至第七开关装置由PMOS晶体管或NMOS晶体管形成。
4、如权利要求1所述的移位寄存器，其特征在于：第一开关装置与第五开关装置并联。
5、如权利要求4所述的移位寄存器，其特征在于：第一开关装置的源极与第五开关装置的源极连接，第一开关装置的漏极与第五开关装置的漏极连接，并且第五开关装置的栅极与第五开关装置的源极连接。
6、如权利要求1所述的移位寄存器，其特征在于：所述的多级具有相同结构。
7、如权利要求1所述的移位寄存器，其特征在于：所述至少一级包括所述多级的第一级。
8、如权利要求7所述的移位寄存器，其特征在于：所述至少一级仅包括第一级。
9、一种显示器件，包括：
具有多条彼此相交的栅线和数据线的显示板；和
将栅驱动脉冲相继提供给液晶显示板的栅线的栅驱动器，该栅驱动器包含具有多级的移位寄存器，其中至少一级包括：
第一开关装置，其通过第一时钟信号导通，并将起始脉冲施加给第一节点；
第二开关装置，其通过第一时钟信号导通，并将第一电源电压施加给第二节点；
第三开关装置，其通过施加给第一节点的起始脉冲导通，并将第二时钟信号施加至少一级的输出端；
第四开关装置，其通过施加给第二节点的第一电源电压导通，并将第二电源电压施加给该级的输出端；以及
第五开关装置，其通过起始脉冲导通，并将起始脉冲施加给第一节点。
10、如权利要求9所述的显示器件，其特征在于：所述至少一级还包括：
第六开关装置，其通过第一节点的状态导通，并使第二电源电压通过；及
第七开关装置，其通过第二时钟信号的逻辑导通，并将通过第六开关装置的第二电源电压施加给第二节点。
11、如权利要求9所述的显示器件，其特征在于：第五开关装置仅设置在所述多级的第一级中，初始的起始脉冲提供给该第一级。
12、一种液晶显示器件的包括多级的移位寄存器，起始脉冲和多个时钟信号施加给所述多级，其中所述多级中的第一级包含允许装置，允许在与多个时钟信号中任何一个不同步的时刻提供起始脉冲，所述第一级将输出输送给液晶显示器件的第一栅线。
13、如权利要求12所述的移位寄存器，其特征在于：所述允许装置包括并联部件，通过其将起始脉冲输送给相同节点，通过起始脉冲起动其中一个并联部件，另一个并联部件通过一个时钟信号起动。
14、如权利要求13所述的移位寄存器，其特征在于：第一级的输出脉冲反映出另一时钟信号脉冲的逻辑状态。
15、如权利要求13所述的移位寄存器，其特征在于：起始脉冲的宽度大于一个时钟信号相应逻辑状态的宽度。
16、如权利要求13所述的移位寄存器，其特征在于：所述允许装置还包括输出部件，另一时钟信号通过其输送给第一级的输出端，且其通过并联部件在该节点处输送的信号起动。
17、如权利要求16所述的移位寄存器，其特征在于：所述允许装置还包括另一输出部件，所述另一输出部件在所述输出部件没有产生输出时将信号提供该第一级的输出端。
18、如权利要求12所述的移位寄存器，其特征在于：所述起始脉冲与一个时钟信号同步。
19、如权利要求12所述的移位寄存器，其特征在于：所述起始脉冲没有与一个时钟信号同步。
20、如权利要求12所述的移位寄存器，其特征在于：所述起始脉冲的宽度大于任何时钟信号相应逻辑状态的宽度。
21、如权利要求12所述的移位寄存器，其特征在于：除第一级以外的至少一级包含所述允许装置。
22、如权利要求21所述的移位寄存器，其特征在于：所有级都包含所述允许装置。
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