CN1926853A - 接收装置以及使用该接收装置的接收***和接收方法 - Google Patents

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Abstract

接收装置(100)中具有：将各广播制式的接收信号作为输入并输出解调数据和分别与其同步的定时时钟的解调部(101、102)；将解调部(101、102)输出的2个定时时钟作为高速定时时钟和低速定时时钟输出到AV译码器(107)，同时还输出复接解调部(101、102)输出的2个解调数据用的控制信号的时钟产生部(103)；以及根据该控制信号将2个解调数据加以复接后输出到AV译码器(107)的复接部(104)，在AV译码器(107)中，将接收装置(100)输出的复接数据和定时时钟作为输入，并处理各广播的视频、音频信号。

Description

接收装置以及使用该接收装置的接收***和接收方法
技术领域
本发明涉及接收卫星数字广播和地面数字广播等不同广播制式或相同广播制式的多个数字广播的接收装置、以及使用该接收装置的接收***和接收方法。
背景技术
近年来，随着数字传输技术和半导体集成技术的进步，广播和通信的数字化不断进步。
同时接收多个广播的接收装置和接收***，包含：进行符合接收信号的各广播制式的解调的解调部；复接各解调部输出的解调数据并加以输出的复接部；将从复接的解调数据译码的解调数据分离并加以输出的复接数据分离部；以及将复接数据分离部分离的解调数据译码后输出的译码部。
日本国专利公开平11-122556号公报中，揭示了一例这种数字广播接收装置。
为了同时接收多个广播制式，这种公知的数字广播接收装置设置符合各广播制式的多个解调部；以传输数据包为单位接收多个解调部输出的解调数据，并以传输数据包为单位复接成不低于各广播制式传输数据包传输速率总和的速率的复接部；以及将从复接的解调数据译码的解调数据分离并加以输出的复接数据分离部。
然而，在公知的数字广播接收装置中，为了以不低于各广播制式传输数据包传输速率总和的速率、按传输数据包为单位、复接适应各广播制式的多个解调部输出的解调数据，需要使各解调数据延迟用的存储器等大规模存储电路，因电路规模增大，所以存在造价高的课题。
因此，本发明的目的在于提供一种添加小规模电路而不使用大规模存储器就能复接2个解调数据的廉价接收装置、以及使用该接收装置的接收***和和接收方法。
发明内容
为达到该目的，本发明的接收装置，具有：将各广播制式的接收信号作为输入，并输出解调数据和分别与其同步的定时时钟的解调部；将解调部输出的2个定时时钟作为高速定时时钟和低速定时时钟输出到AV译码器，并且同时输出复接解调部输出的2个解调数据用的控制信号的时钟产生部；以及根据该控制信号将2个解调数据加以复接后，输出到AV译码器的复接部。AV译码器中将接收装置输出的复接数据和定时时钟作为输入，并处理各广播的视频、音频信号。
本发明利用上述组成，添加小规模电路，而不使用大规模存储器，就能复接2个解调数据，能实现电路规模减小带来的成本削减、耗电低，又能使与复接的解调数据同步的定时时钟与高速定时时钟或速率更高的内部定时时钟等单一定时时钟同步，因而能缓解后级的AV译码器(视频信号处理装置)的定时限制，具有能建立成本较低廉的***的优点。
附图说明
图1是本发明实施例1的接收装置的组成图。
图2是该接收装置的时钟产生部的组成图。
图3是该接收装置的速率判断部的组成图。
图4是说明该接收装置的运作的时序图。
图5是本发明实施例2的接收装置的组成图。
图6是该接收装置的时钟产生部的组成图。
图7是该接收装置的复接部的组成图。
图8是说明该接收装置的运作的时序图。
图9是本发明实施例3的接收装置的组成图。
图10是说明该接收装置的运作的时序图。
图11是本发明实施例4的接收装置的组成图。
图12是本发明实施例5的接收装置的组成图。
图13是该接收装置的接收方法的流程图。
具体实施方式
下面，参照附图说明本发明的实施例。
实施例1
图1是本发明实施例1的接收装置的组成图。
在图1中，100是接收装置，该接收装置100接收不同广播制式或相同广播制式的数字广播的2个接收信号A、B，输出将各解调数据输出复接的复接数据、与复接数据同步的高速定时时钟和低速定时时钟。107是AV译码器(视频信号处理装置的一个例子)，这种AV译码器107，将接收装置100输出的复接数据、高速定时时钟和低速定时时钟作为输入，将复接数据分离成2个解调数据进行译码后，将2个解调数据的一方或双方用作接收数据，对各广播的视频、音频信号进行处理。
所述接收装置100，包含第1和第2解调部101和102、速率判断部105、第1选择部106、时钟产生部103、以及复接部104。
所述第1、第2解调部101、102，分别输入接收信号A、B，将其解调数据D1、D2输出到第1选择部106，并将分别与其同步的定时时钟T1、T2输出到第1选择部106和速率判断部105。
所述速率判断部105，将分别从解调部101、102输出的2个定时时钟T1、T2作为输入，对各速率进行比较，判断哪个时钟为高速，将其判断结果作为控制信号C3，输出到第1选择部106。
所述第1选择部106根据速率判断部105输出的控制信号C3(判断结果)，将第1、第2解调部101、102输出的定时时钟T1和T2的一方选择为高速定时时钟TH输出到时钟产生部103，另一方则作为低速定时时钟TL输出到时钟产生部103，而且将第1、第2解调部101、102输出的解调数据D1和D2的一方选择为高速解调数据DH输出到复接部104，另一方则作为低速解调数据DL输出到复接部104。
所述时钟产生部103，将第1选择部106输出的高速定时时钟TH和低速定时时钟TL作为输入(根据解调部101、102输出的2个定时时钟)，产生复接的解调数据DH、DL的定时时钟，即产生高速解调数据DH的高速定时时钟和低速解调数据DL的低速定时时钟，输出到AV译码器107，同时还将复接2个解调数据DH和DL用的控制信号输出到复接部104。
所述复接部104根据时钟产生部103输出的控制信号，以字节为单位复接第1选择部106输出的解调数据DH、DL，并将复接数据输出到AV译码器107。
将第1、第2解调部101、102做成符合各接收信号A、B的广播制式的解调部。
图2示出所述时钟产生部103的更具体的电路组成。
时钟产生部103，将第1选择部106输出的高速定时时钟TH和低速定时时钟TL作为输入，并如图2所示，将高速定时时钟TH原样不变地作为高速定时时钟输出到AV译码器107。
于是，如图2所示，时钟产生部103包含延迟部201、边缘检测部202、第2选择部203、以及控制信号产生部204。
所述延迟部201输入低速定时时钟TL，使其延迟后，将定时时钟TLD输出到第2选择部203。
所述边缘检测部202，将高速定时时钟TH和低速定时时钟TL作为输入，检测出定时时钟的同时上升沿作为选择信号SL，在上升沿为相同时刻时和不同时刻时，分别将逻辑值“1”(第2逻辑值的一个例子)和逻辑值“0”(第2逻辑值的翻转值的一个例子)输出到第2选择部203。
所述第2选择部203输入低速定时时钟TL和延迟部201输出的定时时钟TLD，根据选择信号SL选择2个定时时钟，即选择信号SL为逻辑值“1”时选择延迟的定时时钟TLD，选择信号SL为逻辑值“0”时选择低速定时时钟TL，作为低速定时时钟输出到控制信号产生部204和AV译码器107。
所述控制信号产生部204输入第2选择部203输出的低速定时时钟和高速定时时钟TH，作为识别复接部104选择的解调数据DH、DL的控制信号，高速定时时钟TH上升时和低速定时时钟上升时，分别将逻辑值“1”(第3逻辑值的一个例子)和逻辑值“0”(第3逻辑值的翻转值的一个例子)输出到复接部104，如果不存在上升，则对值进行保持。
图3示出所述速率判断部105的较具体的例子。
如图3所示，速率判断部105包含第1、第2时钟计数部301、302、以及识别部303。
所述第1、第2时钟计数部301、302，输入分别从第1、第2解调部101、102输出的2个定时时钟T1、T2，分别对定时时钟T1、T2的时钟上升沿数(时钟数)N1、N2进行计数，按规定周期n将(自)初始化信号作为控制信号C1、C2分别输出到识别部303，同时还根据任一方控制信号(初始化信号)C1、C2的输出，都得以初始化。
所述识别部303将分别从第1、第2时钟计数部301、302输出的控制信号C1、C2作为输入，在先输入或同时输入控制信号C1时和先输入控制信号C2时，分别将“1”(第1逻辑值的一个例子)和“0”(第1逻辑值的翻转值的一个例子)输出到第1选择部106，作为速率判断结果并输出到第1选择部106的控制信号(识别信号)C3。
此外，如图3所示，输出第1、第2时钟计数部301、302的计数值N1、N2及其控制信号(初始化信号)C1、C2。
对上述那样组成的接收装置，说明其运作。图4是图1的接收装置100的各部的时序图。
第1解调部101进行符合广播制式的解调处理，输出定时时钟T1和与其同步的解调数据D1(A[1]、A[2]、A[3]、……)，第2解调部102进行符合广播制式的解调处理，输出定时时钟T2和与其同步的解调数据D2(B[1]、B[2]、B[3]、……)。
速率判断部105的时钟计数部301、302对定时时钟T1、T2的上升沿进行计数，其计数值输出N1、N2如图4所示那样不断增加。规定周期为n，因而N1、N2与周期n相等时(图中的时刻1和时刻2)，输出逻辑值“1”，作为将时钟计数部301、302初始化的控制信号(初始化信号)。而且，时钟计数部301和302的一方为周期n的时刻，时钟计数部301和302双方都被初始化。
速率判断部105的识别部305根据时钟计数部301和302的哪一个先到达规定周期n，即根据控制信号C1和C2中的哪一个先为逻辑值“1”，在定时时钟T1、T2中识别输出高速的时钟，并输出表示其结果的控制信号C3。本实施例1中，作为控制信号C3，在定时时钟T1为高速时，即先输入或同时输入控制信号C1时，输出“1”，而在定时时钟T2为高速时，即先输入控制信号C3时，输出“0”。
如图4所示，第1选择部106在控制信号C3的逻辑值为“1”时，将定时时钟T1、T2分别作为高速定时时钟TH、低速定时时钟TL输出，同时还将解调数据D1、D2分别作为高速解调数据DH、低速解调数据DL输出。控制信号C3的逻辑值为“0”时，输出相反。
时钟产生部103将输入的高速定时时钟TH作为高速定时时钟，原样输出到AV译码器107。
时钟产生部103的延迟部201使低速定时时钟TL延迟后，输出定时时钟TLD。边缘检测部202对定时时钟TH和TL进行比较，在其上升沿为相同时刻时和不同时刻时，分别输出逻辑值“1”和逻辑值“0”，作为选择信号SL。第2选择部203在选择信号SL为逻辑值“1”时和逻辑值“0”时，分别选择延迟的定时时钟TLD和定时时钟TL输出到AV译码器107。
高速定时时钟上升时和低速定时时钟上升时，时钟产生部103的控制信号产生部204分别输出逻辑值“1”和逻辑值“0”，作为对复接部104输出的控制信号，不存在上升则对值进行保持。
复接部104在控制信号产生部204输出的控制信号为逻辑值“1”时选择高速解调数据DH，该信号为逻辑值“0”时选择低速解调数据DL，从解调数据DH、DL产生复接数据(如图4所示)，输出到AV译码器107。
综上所述，根据实施例1，则添加小规模电路而不使用存储2个解调部101、102输出的2个解调数据的存储部(大规模存储器)就能复接解调数据D1、D2，能实施接收装置100小型化带来的电路规模减小和成本减小。同时，由于复接输出，使输出引脚减少，能实施接收装置小型化带来的成本减小。又由于使解调数据依次输出，不存储在存储器等，能避免抖动性能劣化，同时还能避免响应时间加长。
又，根据实施例1，则即使解调数据D1、D2的速率变化时或未知时(同步定时时钟T1、T2变化时或未知时)，速率判断部105也判断高速定时时钟，并且第1选择部106根据该判断将解调部101、102输出的定时时钟T1、T2的一方选择为高速定时时钟TH加以输出，另一方则作为低速定时时钟TL输出，而且将第1、第2解调部101、102输出的解调数据D1、D2的一方选择为高速解调数据DH加以输出，另一方则作为低速解调数据DL输出，从而可用1个***的复接部104和时钟产生部103进行处理，能减小电路规模。
又，根据实施例1，则通过将时钟计数部301、302用作速率判断部105，能以小规模的电路方便地比较定时时钟T1、T2。
又，根据实施例1，则在2个定时时钟T1、T2同时上升时，将受延迟部201延迟的定时时钟TLD选择为低速定时时钟，使低速定时时钟的上升定时延迟，从而能复接2个解调数据D1、D2而无任一方衰减，能使可靠性提高。
再者，通过根据定时时钟T1、T2的频率、改变规定周期n，可谋求改善抖动性能，又通过将周期n取为2的幂，能简化时钟计数部301、302的初始化信号(控制信号C1、C2)产生部，能使电路进一步小型化。
预先判断定时时钟T1、T2的速率时，免去速率判断部105和第1选择部106，能使电路进一步小型化。可从外部识别定时时钟T1、T2时，免去速率判断部105，从而能使电路小型化，这是不言而喻的。
又，本实施例1示出的控制信号的极性和逻辑性不限于此。
实施例2
下面，用图5～图8和图3说明本发明实施例2的接收装置和接收方法。对与图1和图3的实施例1的组成相同的组成标注相同的标号，省略说明。
实施例2中，设置时钟产生部501以代替实施例1的时钟产生部103，设置复接部503以代替复接部104。
实施例2的所述时钟产生部501将来自速率判断部105的计数值N1和N2、控制信号(初始化信号)C1和C2、以及控制信号(识别信号)C3作为输入，又从第1选择部106输入高速定时时钟TH后，将高速定时时钟TH作为高速定时时钟输出，又产生并输出平均频率与另一低速定时时钟TL相等且与高速定时时钟TH同步的时钟，作为低速定时时钟。
此外，实施例2的所述复接部503从第1选择部106输入高速解调数据DH、低速解调数据DL和低速定时时钟TL，又从时钟产生部501输入低速定时时钟，根据输入的低速定时时钟选择高速解调数据DH和低速解调数据DL，以字节为单位产生复接数据。
图6示出所述时钟产生部501的具体电路组成。
如图6所示，时钟产生部501包含第3选择部601、存储部602、屏蔽信号产生部603、掩蔽部604、以及逻辑翻转电路605。
所述第3选择部601从速率判断部105输入计数值N1和N2、以及控制信号C3，在控制信号C3为逻辑值“1”(即定时时钟T1为高速)时和为逻辑值“0”(即定时时钟T2为高速)时，分别选择第1时钟计数部301的计数值N1和第2时钟计数部302的计数值N2，作为计数值NH输出到屏蔽信号产生部603。
所述存储部602从速率判断部105输入计数值N1和N2、控制信号(初始化信号)C1和C2、以及控制信号C3，输入控制信号(初始化信号)C1、C2的情况下，控制信号C3为逻辑值“1”时(定时时钟T1为高速时)，将低速定时时钟T2时连接的第2时钟计数部302输出的计数值N2作为控制值M进行存储，而控制信号C3为逻辑值“0”时(定时时钟T2为高速时)，将低速定时时钟T1时连接的第1时钟计数部301输出的计数值N1作为控制值M进行存储，并将其输出到屏蔽信号产生部603。
所述屏蔽信号产生部603将第3选择部601输出的计数值NH和存储部602输出的控制值M作为输入，在第3选择部601的计数值NH不大于所述控制值M时和该计数值NH大于所述控制值M时，分别将“1”(第4逻辑值的一个例子)和“0”(第4逻辑值的翻转值的一个例子)作为屏蔽信号，输出到掩蔽部604。
所述掩蔽部604输入第1选择部106输出的高速定时时钟TH和屏蔽信号产生部603输出的屏蔽信号，在所述屏蔽信号为“1”时和为“0”时，分别对AV译码器107和复接部503输出高速定时时钟TH和逻辑值“L”，作为低速定时时钟。
所述逻辑翻转电路605将第1选择部106输出的高速定时时钟TH加以逻辑翻转后作为高速定时时钟输出到AV译码器107。
图7示出上述复接部503的具体电路组成。
如图7所示，复接部503包含FIFO部701和第4选择部702。
所述FIFO部701按从第1选择部106输入的低速定时时钟TL的定时依次写入从第1选择部106输入的低速解调数据DL，按时钟产生部501输出的低速定时时钟的定时进行读出，并输出到第4选择部702。
所述第4选择部702在时钟产生部501输出的低速定时时钟为逻辑值“1”时选择FIFO部701输出的低速解调数据DL，该时钟为逻辑值“0”时选择高速定时时钟DH，从而产生复接数据，输出到AV译码器107。
参照图8，对上述那样构成的接收装置说明其运作。
存储部602在时刻1或时刻2的计数部301的计数输出N1等于规定周期n时，将低速定时时钟T2时连接的第2时钟计数部302的计数输出N2作为控制值M加以存储。图8的情况下，存储m。按照第1时钟计数部301的控制信号C1(初始化定时)，更新存储部602。
第3选择部601根据控制信号C3选择高速定时时钟T1时连接的第1时钟计数部301的计数值，作为计数值NH加以输出。
屏蔽信号产生部603对与选择部601输出的高速定时时钟T1同步变化的计数值NH和存储部602存储的控制值M进行比较，在计数值NH不大于控制值M时和大于控制值M时，分别输出逻辑值“1”和逻辑值“0”。掩蔽部604在屏蔽信号为逻辑值“1”时和为逻辑值“0”时，分别将高速定时时钟TH和逻辑值“L”作为低速定时时钟输出。逻辑翻转电路605将高速定时时钟TH加以逻辑翻转后，作为高速定时时钟输出。
FIFO部701中，按低速定时时钟TL的定时写入低速解调数据DL，并使其延迟一定时间后，按低速定时时钟的定时进行读出，从而如图8所示，FIFO部701与低速定时时钟同步地连续输出数量等于控制值M的短脉冲。第4选择部702在低速定时时钟为逻辑值“1”时和为逻辑值“0”时分别选择FIFO部701的输出和高速解调数据DH，从而输出复接数据。
综上所述，根据实施例2，则因将2个解调部101、102输出的2个解调数据DH和DL与对高速定时时钟同步的一个***的定时时钟同步，并且复接输出的定时形成等间隔，因此处理复接输出的信号处理方便，能简化接收装置总体组成。由于能缓解后级的AV译码器107的定时限制，能成本低廉地提供使用廉价接收装置的整个接收***。
根据实施例2，则即使2个解调部101、102输出的2个解调数据DH和DL以及与其同步所2个定时时钟TH和TL的速率未知，也能判断速率并进行选择。
实施例2中，时钟产生部501使用速率判断部105求出的计数值N1和N2、控制信号(初始化信号)C1和C2、以及控制信号C3，并且存储部602求出控制值M，但也可做成设置从第1选择部106输入高速定时时钟TH和低速定时时钟TL并在按对高速定时时钟TH的时钟数进行计数的周期n输出初始化信号的同时加以初始化的第3时钟计数部、以及对低速定时时钟TL的时钟数进行计数并利用第3时钟计数部的初始化信号加以初始化的第4时钟计数部，而且根据第3时钟计数部的初始化信号将所述第4时钟计数部的输出作为控制值M进行存储。这时，屏蔽信号产生部603将存储部602的控制值M和第3时钟计数部的计数值作为输入，在所述第3时钟计数部的计数值不大于所述控制值M时和该计数值大于所述控制值M时，分别输出“1”(第4逻辑值)和“0”(第4逻辑值的翻转值)，作为屏蔽信号。时钟产生部501从选择部106输入高速定时时钟TH和低速定时时钟TL，根据输入的高速定时时钟TH产生平均频率等于另一低速定时时钟TL的低速定时时钟，并输出高速定时时钟和低速定时时钟。
实施例3
下面，参照附图说明本发明实施例3的接收装置。对与图1的实施例1的组成相同的组成标注***的标号，省略说明。
图9是本发明实施例3的接收装置的组成图。
接收装置100包含解调部101和102、第1和第2数据扩展部901和902、控制信号产生部903、复接部904、时钟产生部905、以及时钟产生部906。
所述第1、第2数据扩展部901、902从解调部101、102分别输入解调数据D1、D2和与其同步的定时时钟T1、T2，通过以1周期为单位分别交替输出，将定时时钟T1、T2划分成定时时钟T1a、T1b、T2a、T2b并进行输出。而且，闩锁与定时时钟T1a、T1b各自的上升沿同步的解调数据D1，产生分别与定时时钟T1a、T1b同步的解调数据D1a、D1b，又闩锁与定时时钟T2a、T2b各自的上升沿同步的解调数据D2，产生分别与定时时钟T2a、T2b同步的解调数据D2a、D2b后，将其输出。即，分别输出奇数号定时时钟和与其同步的奇数号解调数据、偶数号定时时钟和与其同步的偶数号解调数据这2个***。
所述控制信号产生部903输入具有小于等于定时时钟T1、T2的最短周期的短周期T的控制定时时钟Tp、以及第1和第2数据扩展部901和902输出的4个解调定时时钟(定时时钟T1a、T1b、T2a、T2b)，用控制定时时钟Tp检测4个解调定时时钟的上升沿，如果在控制定时时钟周期T[N]内检测出上升沿，则依次输出识别在下一控制定时时钟周期T[N+1]检测出上升沿的定时时钟的数据控制信号(T1a或T1b或T2a或T2b；识别信号)，如果未检测出上升沿，则以保持数据控制信号的方式进行输出。
所述复接部904根据控制信号产生部903输出的数据控制信号(T1a或T1b或T2a或T2b)选择与数据控制信号同步的从数据扩展部901、902输出的解调数据D1a、D1b、D2a、D2b，产生复接数据，并输出到AV译码器107。
所述时钟产生部905输入控制定时时钟Tp、以及第1数据扩展部901输出的定时时钟T1a、T1b，用控制定时时钟Tp在控制定时时钟周期T检测定时时钟T1a、T1b的上升沿，如果在控制定时时钟周期T[N]内检测出某一个上升沿，则产生下一周期T[N+1]内的数据控制信号输出期间中具有上升沿的第1复接数据Ta，输出到AV译码器107。
所述时钟产生部906输入控制定时时钟Tp、以及第2数据扩展部902输出的定时时钟T2a、T2b，用控制定时时钟Tp在控制定时时钟周期T检测定时时钟T2a、T2b的上升沿，如果在控制定时时钟周期T[N]内检测出某一个上升沿，则产生下一周期T[N+1]内的数据控制信号输出期间中具有上升沿的第2复接数据Tb，输出到AV译码器107。
参照图10，对上述那样构成的接收装置100说明其运作。
第1数据扩展部901通过以1周期为单位交替输出，将定时时钟T1划分成定时时钟T1a、T1b并加以输出。闩锁与定时时钟T1a、T1b各自的上升沿同步的解调数据D1，产生分别与定时时钟T1a、T1b同步的解调数据D1a、D1b。第2数据扩展部902也相同，输出定时时钟T2a、T2b，并产生分别与该定时时钟T2a、T2b同步的解调数据的D2a、D2b。
控制信号产生部903通过用小于等于定时时钟T1、T2的最短周期的控制定时时钟Tp检测4个解调定时时钟(T1a、T1b、T2a、T2b)的上升沿。如果在某一个控制定时时钟周期T[N]内检测出上升沿，则依次输出识别在下一控制定时时钟周期T[N+1]检测出上升沿的定时时钟的数据控制信号，如果未检测出上升沿，则以保持数据控制信号的方式进行输出。
图10的情况下，在周期T[1]定时时钟T1a、T2a上升，因而在周期T[2]依次输出数据控制信号T1a、T2a。在周期T[3]定时时钟T1a、T2b上升，因而在周期T[4]依次输出数据控制信号T1a、T2b。在周期T[4]哪一个定时时钟都不上升，因而控制信号保持紧接在其前的T2b。
复接部904根据数据控制信号选择解调数据D1a、D1b、D2a、D2b，从而产生复接数据并进行输出。图10中示出周期T[2]的数据控制信号T1a、T2a，因而将分别与其对应的D1a、D2a的内容A0、B0作为复接数据加以输出。
第1时钟产生部905在控制定时时钟周期T检测出定时时钟T1a、T1b的上升沿，如果在控制定时时钟周期T[N]内检测出某一个上升沿，则产生下一周期T[N+1]内的数据控制信号输出期间中具有上升沿的第1复接定时时钟Ta并加以输出。图10中，定时时钟T1a在周期T[1]上升，因而产生第1复接定时时钟Ta，使周期T[2]的数据控制信号在T1a期间中具有上升沿。
与第1时钟产生部905相同，第2时钟产生部906也通过在控制定时时钟周期T[N]检测出定时时钟T2a、T2b的上升沿，在下一周期T[N+1]产生并输出第2复接定时时钟Tb。
综上所述，根据实施例3，可不检测出第1、第2解调数据D1、D2的速率，而通过用比定时时钟速率高的控制定时时钟Tp扩展数据，方便地将非同步的2个解调数据D1、D2取为与单一时钟同步的复接数据，能实施减小电路规模和减少设计工时。
再者，通过将控制定时时钟周期T取为定时时钟T1或T2的1/m(m为不小于2的自然数)，可作同步设计，能谋求进一步提高设计效率。
可使数据扩展部901、902保持定时时钟T1、T2上升时或下降时的解调数据。
实施例4
下面，参照图11说明本发明实施例4的接收装置。图11中，对与图1相同的组成单元标注相同的标号和识别2个***的a、b，省略说明。
本发明实施例4的接收装置是接收4n种接收信号(n为不小于1的正整数；图11中为4种不同广播制式的接收信号A、B、C、D)的接收装置，并行配置并包含2n台(图11中为2部)实施例1所示的接收装置100，产生4n种定时时钟和2n种复接数据，输出到AV译码器107。具有符合各接收信号广播制式的解调部。
综上所述，根据实施例4，则在接收4n种接收信号时，通过并行配置2n个实施例1所示的接收装置，能作为2n种复接数据进行输出。而且，可不使用大规模存储器而复接2个解调数据，设计方便，同时还能避免装载接收装置的电路板面积增大，可成本低廉地提供接收装置。
再者，作为实施例4的接收装置，使其具有实施例1中所述的接收装置的组成，但也可取实施例2或实施例3中所述的接收装置的组成。
作为解调部，设置2对解调部，但也可设置成组合各广播制式的解调部。
将4n种接收信号取为4种广播制式的不同接收信号A、B、C、D，但4n种接收信号也可为全部广播制式，或相同制式与不同制式混合的广播制式。
实施例5
下面，参照图12和图13说明本发明实施例5的接收方法。
图12是执行实施例5的接收方法的处理器的组成图。
图12中，1201、1202是输入各广播制式的接收信号A、B的输入接口。1203是通用内置存储器。1204是进行控制、运算的CPU，1205是存放控制程序的ROM。1207是将复接解调各接收信号后得到的解调数据的复接数据和分别与复接解调数据同步的定时时钟输出到AV译码器107的输出接口。由总线1208连接这些输入接口1201和1202、内置存储器1203、CPU1204、ROM1205以及输出接口1207。按照图13的流程图说明基于所述CPU1204的接收方法。
步骤S1(解调步骤)
首先，对各接收信号A、B根据各自的制式进行解调处理，以字节为单位产生各自的解调数据D1、D2，并产生与其同步的定时时钟T1、T2。
步骤S2(速率判断步骤)
其次，进行步骤S1中产生的2个定时时钟T1、T2的速率判断，将2个定时时钟T1、T2作为高速定时时钟TH和低速定时时钟TL进行输出。而且，将步骤S1中产生的2个解调数据D1、D2作为与这些高速定时时钟TH和低速定时时钟TL同步的高速解调数据DH和低速解调数据DL进行输出。
步骤S3(时钟产生步骤)
接着，产生与高速定时时钟TH同步且平均频率等于低速定时时钟TL的低速定时时钟。
详细而言，此时钟产生步骤S3包含下面的步骤S4～S6。
步骤S4(存储步骤)
将高速定时时钟TH的每一规定周期n进行计数的低速定时时钟TL的计数值作为控制值M加以存储。
步骤S5(屏蔽信号产生处理步骤)
接着，如果高速定时时钟TH的计数值不大于控制值M，将逻辑值“1”作为屏蔽信号输出，该计数值大于控制值M，则输出逻辑值“0”作为屏蔽信号。
步骤S6(掩蔽处理步骤)
接着，在步骤S5输出的屏蔽信号为逻辑值“1”时和为逻辑值“0”时，分别将高速定时时钟TH和逻辑值“L”作为低速定时时钟输出。
步骤S7(复接处理步骤)
后续于上述时钟产生步骤S3(S4～S6)，在低速定时时钟为逻辑值“1”时和为逻辑值“0”时，分别选择低速解调数据DL和高速解调数据DH进行输出。
综上所述，根据实施例5，则能用通用处理器组成以字节为单位复接2个解调数据D1、D2，还能大幅度减小通用存储器1203的容量，可实现接收装置低成本化，同时又通过使输出到AV译码器107的定时时钟与高速定时时钟同步，缓解连接的AV译码器107的定时限制，因而能使用价廉的接收装置，可降低整个***的成本。而且即使2个解调处理输出的2个解调数据D1、D2和与其同步的2个定时时钟T1、T2的速率未知，也能复接2个解调数据D1、D2。
工业上的实用性
本发明的接收装置，添加小规模电路而不使用大规模存储器，就能复接2个解调数据，因此能实现电路规模减小带来的成本削减、耗电低，又能使与复接的解调数据同步的定时时钟与高速定时时钟或速率更高的内部定时时钟等单一定时时钟同步，从而能缓解后级的AV译码器的定时限制，具有能建立成本较低廉的***的效果。因此，可用于偏僻地区中在一处接收多路广播后，广泛分配接收数据的***等用途。

Claims (12)

1、一种接收装置，接收不同广播制式或相同广播制式的数字广播的2个接收信号，其特征在于，具有
分别输入所述2个接收信号，并输出其解调数据和分别与这些解调数据同步的定时时钟的第1、第2解调部；
根据所述第1、第2解调部输出的2个定时时钟，产生并输出复接的所述2个解调数据各自的定时时钟，并且同时输出复接所述2个解调数据用的控制信号的时钟产生部；以及
根据所述时钟产生部输出的控制信号，并以字节为单位复接所述第1、第2解调部输出的解调数据的复接部。
2、如权利要求1中所述的接收装置，其特征在于，
具有根据所述第1、第2解调部输出的2个解调数据和2个定时时钟，有选择地输出高速定时时钟和与其同步的高速解调数据、低速定时时钟和与其同步的低速解调数据的第1选择部。
3、如权利要求2中所述的接收装置，其特征在于，
具有先对所述第1、第2解调部输出的定时时钟比较各自的速率后，判断哪个时钟为高速，并将其判断结果作为控制信号输出到所述第1选择部的速率判断部，
所述第1选择部根据所述速率判断部输出的控制信号，选择高速定时时钟和与其同步的高速解调数据、低速定时时钟和与其同步的低速解调数据。
4、如权利要求3中所述的接收装置，其特征在于，
作为所述速率判断部，具有
分别对所述第1、第2解调部输出的2个定时时钟的时钟数进行计数，并按规定周期输出初始化信号，并且根据任一方的所述初始化信号的输出都得以初始化的第1、第2时钟计数部；以及
输入所述第1、第2时钟计数部分别输出的第1、第2初始化信号，作为输出到所述第1选择部的控制信号，并且在先输入或同时输入所述第1初始化信号输出时输出第1逻辑值，而在先输入所述第2初始化信号时输出所述第1逻辑值的翻转值的识别部。
5、如权利要求2至4中任一项所述的接收装置，其特征在于，
所述时钟产生部将所述第1选择部输出的高速定时时钟原样不变地作为高速定时时钟进行输出，并且具有
检测出所述第1选择部输出的2个高速定时时钟和低速定时时钟的同时上升沿，并且在上升沿时刻相同时输出第2逻辑值，而在该时刻不同时输出所述第2逻辑值的翻转值的边缘检测部；
使所述第1选择部输出的低速定时时钟延迟输出的延迟部；
输入所述第1选择部输出的低速定时时钟和所述延迟部延迟的低速定时时钟，并且所述边缘检测部输出的是所述第2逻辑值则选择受所述延迟部延迟的低速定时时钟，而该检测部输出的是所述第2逻辑值的翻转值则选择所述第1选择部输出的低速定时时钟作为低速定时时钟输出的第2选择部；以及
输入所述高速定时时钟和所述第2选择部输出的低速定时时钟作为复接输出到所述复接部的2个解调数据用的控制信号，并且所述高速定时时钟上升时和所述低速定时时钟上升时分别输出第3逻辑值和所述第3逻辑值的翻转值，而不存在上升时对值进行保持的控制信号产生部。
6、一种接收装置，接收不同广播制式或相同广播制式的数字广播的2个接收信号，其特征在于，具有
分别输入所述2个接收信号，并输出其解调数据和分别与这些解调数据同步的定时时钟的第1、第2解调部；
将所述第1、第2解调部输出的定时时钟中的高速的定时时钟作为高速定时时钟进行输出，而且产生并输出平均频率与其中另一方的低速定时时钟相等，并且与所述高速定时时钟同步的时钟作为低速定时时钟的时钟产生部；以及
根据所述时钟产生部输出的低速定时时钟，并以字节为单位复接所述第1、第2解调部输出的解调数据的复接部。
7、如权利要求6中所述的接收装置，其特征在于，具有
分别对所述第1、第2解调部输出的2个定时时钟的时钟数进行计数，并按规定周期输出初始化信号，并且根据任一方的所述初始化信号的输出都得以初始化的第1、第2时钟计数部；
输入所述第1、第2时钟计数部分别输出的第1、第2初始化信号作为输出到所述第1选择部的控制信号，并且在先输入或同时输入所述第1初始化信号输出时输出第1逻辑值，而在先输入所述第2初始化信号时输出所述第1逻辑值的翻转值的识别部；以及
将所述第1解调部输出的第1定时时钟和第1解调数据、所述第2解调部输出的第2定时时钟和第2解调数据、以及所述识别部输出的控制信号作为输入并且所述控制信号为所述第1逻辑值，则将所述第1定时时钟和所述第1解调数据分别作为高速定时时钟和高速解调数据输出，而该控制信号为所述第1逻辑值的翻转值则将所述第2解调数据作为高速解调数据输出的第1选择部。
8、如权利要求7中所述的接收装置，其特征在于，
所述时钟产生部具有
将所述第1、第2时钟计数部各自的计数值和初始化信号、以及所述识别部的控制信号作为输入，并且所述控制信号为第1逻辑值则输出所述第1时钟计数部的计数值，而所述控制信号为所述第1逻辑值的翻转值则输出所述第2时钟计数部的计数值的第3选择部；
将所述第1、第2时钟计数部各自的计数值和初始化信号、以及所述识别部的控制信号作为输入，并且在输入所述初始化信号时所述控制信号为所述第1逻辑值则存储所述第2时钟计数部的计数值作为控制值，而所述控制信号为所述第1逻辑值的翻转值则存储所述第1时钟计数部的计数值作为所述控制值的存储部；
将所述存储部输出的控制值和所述第3选择部输出的计数值作为输入，并且所述第3选择部的计数值不大于所述控制值时输出第4逻辑值作为屏蔽信号，而所述第3选择部的计数值大于所述控制值时输出所述所述第4逻辑值的翻转值作为屏蔽信号的屏蔽信号产生部；
将所述屏蔽信号产生部输出的屏蔽信号和所述第1选择部输出的高速定时时钟作为输入，并且在所述屏蔽信号为所述第4逻辑值时输出所述高速定时时钟，而所述屏蔽信号为所述第4逻辑值的翻转值时输出逻辑值“L”作为低速定时时钟的掩蔽部；以及
将所述第1选择部输出的高速定时时钟加以逻辑翻转后，作为高速定时时钟输出的逻辑翻转电路。
9、一种接收装置，接收不同广播制式或相同广播制式的数字广播的2个接收信号，其特征在于，具有
分别输入所述2个接收信号，并输出其解调数据和分别与这些解调数据同步的定时时钟的第1、第2解调部；
输入所述第1解调部解调的解调数据和与其同步的定时时钟，并输出奇数号定时时钟和与其同步的奇数号解调数据、以及偶数号定时时钟和与其同步的偶数号解调数据这2个***的第1数据扩展部；
输入所述第2解调部解调的解调数据和与其同步的定时时钟，并输出奇数号定时时钟和与其同步的奇数号解调数据、以及偶数号定时时钟和与其同步的偶数号解调数据这2个***的第2数据扩展部；
输入具有小于等于所述第1、第2解调部输出的2个定时时钟中短的一方的周期的控制定时时钟和所述第1、第2数据扩展部输出的4个解调定时时钟，并检测出所述控制定时时钟周期内存在上升沿的所述解调定时时钟后在下一周期输出识别控制信号的控制信号产生部；
根据所述控制信号产生部输出的识别控制信号，选择与该识别控制信号同步的从第1、第2数据扩展部输出的解调数据的复接部；
输入所述控制定时时钟和所述第1数据扩展部输出的定时时钟，并检测出所述控制定时时钟周期内的上升沿以产生下一周期在所述识别控制信号期间内具有上升沿的第1复接定时时钟的第1时钟产生部；以及
输入所述控制定时时钟和所述第2数据扩展部输出的定时时钟，并检测出所述控制定时时钟周期内的上升沿以产生下一周期在所述识别控制信号期间内具有上升沿的第2复接定时时钟的第2时钟产生部。
10、一种接收装置，其特征在于，
构成并行配置2n(n为1以上的正整数)台上述权利要求1～9中任一项所述的接收装置，并且
输入4n种接收信号，产生并输出4n种定时时钟和2n种复接数据。
11、一种接收***，其特征在于，具有
上述权利要求1～9中任一项所述的接收装置、以及
输入所述接收装置输出的2个解调数据的复接数据、以及复接的2个解调数据各自的定时时钟，并将复接数据的2个解调数据的一方或双方用作接收数据的视频信号处理装置。
12、一种接收方法，接收不同广播制式或相同广播制式的数字广播的2个接收信号，其特征在于，
对所述2个接收信号根据各自的制式进行解调处理，以字节为单位产生各自的解调数据，并产生与其同步的定时时钟，
接着，进行产生的2个定时时钟的速率判断处理，将2个定时时钟作为高速定时时钟和低速定时时钟输出，并将产生的2个解调数据作为与这些高速定时时钟和低速定时时钟同步的高速解调数据和低速解调数据输出，
接着，将所述高速定时时钟的每一规定周期计数的所述低速定时时钟的计数值作为控制值进行存储，
接着，所述高速定时时钟的计数值不大于存储的所述控制值，则将逻辑值“1”作为屏蔽信号输出，而所述计数值大于控制值，则将逻辑值“0”作为屏蔽信号输出，
接着，所述屏蔽信号为逻辑值“1”时将所述高速定时时钟作为低速定时时钟输出，为逻辑值“0”时将逻辑值“L”作为低速定时时钟输出，
接着，所述低速定时时钟为逻辑值“1”时选择并输出低速解调数据，为逻辑值“0”时选择并输出高速解调数据。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111147053A (zh) * 2019-12-26 2020-05-12 深圳市紫光同创电子有限公司 无毛刺时钟切换电路

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7706484B2 (en) * 2006-06-22 2010-04-27 International Business Machines Corporation Coherent frequency clock generation and spectrum management with non-coherent phase
US8107499B2 (en) * 2007-06-21 2012-01-31 Cisco Technology, Inc. Speed negotiation for multi-speed communication devices

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2223136B (en) * 1988-03-28 1992-10-14 Plessey Co Plc Broad band vco control system for clock recovery
US5214767A (en) * 1989-02-07 1993-05-25 Compaq Computer Corp. Full address and odd boundary direct memory access controller which determines address size by counting the input address bytes
JPH0614308A (ja) * 1992-06-24 1994-01-21 Matsushita Electric Ind Co Ltd データ多重方法およびデータ多重装置
US5742680A (en) * 1995-11-13 1998-04-21 E Star, Inc. Set top box for receiving and decryption and descrambling a plurality of satellite television signals
JPH10173623A (ja) * 1996-12-05 1998-06-26 Oi Denki Kk 伝送レート切替判定処理方式
JPH11122556A (ja) * 1997-10-17 1999-04-30 Matsushita Electric Ind Co Ltd ディジタル放送受信装置
JPH11196348A (ja) * 1997-12-26 1999-07-21 Funai Electric Co Ltd デジタル放送受信機
JP3937564B2 (ja) * 1998-03-24 2007-06-27 三菱電機株式会社 ディジタルビデオ受信装置
CN1214633C (zh) * 1998-09-16 2005-08-10 Actv公司 用于执行两个数字视频信号之间无缝切换的方法和装置
US6522671B1 (en) * 1999-05-10 2003-02-18 Nortel Networks Limited Protocol independent sub-rate device
US6721957B1 (en) * 1999-08-16 2004-04-13 Georgia Tech Research Corporation System and method for maximizing bandwidth efficiency in a digital video program stream
JP2002185901A (ja) * 2000-12-11 2002-06-28 Hitachi Ltd デジタル放送受信装置
US6563346B2 (en) * 2000-12-13 2003-05-13 International Business Machines Corporation Phase independent frequency comparator
JP3717173B2 (ja) * 2002-07-26 2005-11-16 株式会社日立国際電気 デジタルデータ受信装置およびデジタルデータ受信方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111147053A (zh) * 2019-12-26 2020-05-12 深圳市紫光同创电子有限公司 无毛刺时钟切换电路
CN111147053B (zh) * 2019-12-26 2023-03-14 深圳市紫光同创电子有限公司 无毛刺时钟切换电路

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WO2005104540A1 (ja) 2005-11-03
JP4439514B2 (ja) 2010-03-24
US20070274399A1 (en) 2007-11-29
US7720113B2 (en) 2010-05-18

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