CN101030187A - 数据接收装置 - Google Patents

Abstract

一种数据接收装置，在EOP期间与其前的期间能够得到稳定的接收数据，由此能够稳定地接收串行数据。数据接收装置(100)包括：接收比较器(102)，将第一信号线(101a)和第二信号线(101b)作为差分输入；NOR电路(105)，将第一信号和第二信号从反相变化成同相时的逻辑输出作为触发信号输出；以及D－FF电路(107)，根据来自NOR电路(105)的触发信号引入并保持接收比较器(102)的输出RCV；其中，在第一信号线(101a)的第一信号和第二信号线(101b)的第二信号彼此呈反相时，选择电路(108)选择接收比较器(102)的输出，而在第一信号和第二信号从反相变化成同相时，选择电路(108)作为接收数据输出D－FF电路(107)所保持的值。

Description

数据接收装置

技术领域

本发明涉及USB(Universal Serial Bus，通用串行总线)机器的接口，尤其涉及接收第一信号线和第二信号线的串行数据的数据接收装置。

背景技术

作为连接个人计算机与***设备的接口标准，USB备受瞩目。USB为一种使用两条信号线传输串行数据的技术。接收USB信号时，两条信号线在接收电路中连接到接收比较器的正输入端子和负输入端子，接收比较器输出两条信号线之间的差分信号。在两条信号线都处于低电平时，特别是在表示分组结束的几个比特的EOP(End Of Packet，分组结束)区间，由于每条信号线的噪声和两条信号线的微小电位差施加于接收比较器，接收比较器的输出有可能不稳定。因此，需要设置一种特别的校正电路，该校正电路当接收比较器的输入为反相时进行通常的差输出，而在两条信号线都处于低电平的EOP时使接收比较器的输出稳定。专利文献1(日本专利申请特开2001-148719号公报)中公开了一种数据接收装置，具有使接收比较器的输出稳定的校正电路。

图1为以往的数据接收装置的电路图，该装置在EOP时强制性地固定接收比较器的输出。

图1中，1为USB连接器，2为连接到USB连接器1的数据接收装置2，其中USB连接器1具有用于数据的串行传输的第一和第二信号线3a和3b、以及用于供电的第一和第二电源线4a和4b。数据接收装置2为USB收发器(transceiver)，包括：接收比较器5、由施密特触发电路(Schmitt trigger circuit)构成的噪声除去电路6和7、NOR(“或非”)电路8以及OR(“或”)电路9。数据接收装置2在实际配置水平中与USB接口电路的PHY(物理层)相对应，输出信号和连接检测信号传递给后级的电子设备11。

第一信号线3a连接到接收比较器5的正输入端子，第二信号线3b连接到接收比较器5的负输入端子。而且，第一信号线3a和第二信号线3b连接到噪声除去电路6和噪声除去电路7，噪声除去电路6和噪声除去电路7的输出成为NOR电路8的输入，而接收比较器5的输出RCV和NOR电路8的输出则输入到OR电路9。OR电路9的输出10被输出。

对如上构成的数据接收装置2的动作进行说明。

图2和图3为表示上述数据接收装置2的电压状态的动作波形图。

图2中，时刻t1至t4表示分组传输，对3a和3b输入了反相信号而接收比较器5的输出RCV输出其差分信号。RCV输入到OR电路9，由于NOR电路8的输出为低电平，所以该输出与RCV同相地输出到输出10，时刻t3至t4之间的输出10以高电平结束。时刻t4至t6表示EOP状态，第一信号线3a和第二信号线3b都成为低电平。于是，接收比较器5的输出RCV因为3a和3b之间的微小电位差或噪声等影响而成为不稳定，图2的阴影部分表示该状态。另外，由于噪声除去电路6和噪声除去电路7的输出VP和VM都为低电平而OR电路8的输出由此成为高电平，因此，OR电路9的输出10不管RCV信号的状态如何都被固定为高电平。

如上所述，在分组传输时作为RCV输出由OR电路9的输出10得到差分信号，在即将变化成EOP状态之前OR电路9的输出10以高电平结束，变化成EOP之后OR电路9的输出10不管RCV如何都被固定为高电平，因此，分组传输结束状态时能够保持高电平地变化成EOP状态。

然而，这种以往的数据接收装置中，存在在EOP期间与其前的期间USB通信不稳定的问题。

例如，在即将变化成EOP状态之前的分组传输中，以第一信号线3a为低电平且第二信号线3b为高电平结束时，由于即将变化成EOP状态之前OR电路9的输出10成为低电平，所以，在从分组传输变化成EOP状态时OR电路9的输出10则从低电平变化成高电平。

图3时表示上述问题的具体电压状态变化的动作波形图。与图2同样，期间t1至t3表示分组传输，对3a和3b输入反相信号，而且接收比较器5的输出RCV输出其差分信号。但是，在作为分组传输的最终期间的t2至t3的期间，由于第一信号线3a为低电平且第二信号线3b为高电平，所以接收比较器5的输出10成为低电平。时刻t3至t5表示EOP状态，第一信号线3a和第二信号线3b都成为低电平，接收比较器5的输出RCV因为3a和3b之间的微小电位差或噪声等影响而成为不稳定，图中的阴影部分表示该状态。另外，由于噪声除去电路6和噪声除去电路7的输出VP和VM都为低电平所以NOR电路8的输出由此成为高电平，OR电路9的输出10不管RCV信号的状态如何都被固定为高电平。

如上所述，由于在分组传输的最终期间t2至t3中，OR电路9的输出10成为低电平，在时刻t3至t5的EOP期间OR电路9的输出10变化成高电平，因此，会发生在EOP期间与其前的期间USB通信不稳定的问题。

发明内容

本发明的第一个目的是提供一种数据接收装置，在EOP期间与其前的期间能够得到稳定的接收数据，由此能够稳定地接收串行数据。

另外，本发明的第二个目的是提供一种数据接收装置，即使在发生EOP的ERROR(错误)时，也能够得到稳定的接收数据。

本发明的一个方面提供一种接收第一信号线和第二信号线的串行数据的数据接收装置，包括：比较器，将所述第一信号线和所述第二信号线作为差分输入；触发产生单元，在所述第一信号和所述第二信号从反相变化成同相时，在所述比较器的输出切换之前产生触发信号；存储单元，在所述第一信号和所述第二信号从反相变化成同相时，根据所述触发信号引入并保持所述比较器在变化之前的输出；以及选择单元，在所述第一信号线的第一信号和所述第二信号线的第二信号彼此呈反相时，该选择单元选择所述比较器的输出并作为接收数据输出，而在所述第一信号和所述第二信号从反相变化成同相时，该选择单元把从所述比较器的输出切换成所述存储单元所存储的值并作为接收数据输出。

附图说明

图1是表示以往的数据接收装置的电路结构图；

图2是以往的数据接收装置的动作波形图；

图3是以往的数据接收装置的动作波形图；

图4是表示本发明实施例1的数据接收装置的结构的电路图；

图5是表示该实施例的数据接收装置的延迟单元和选择电路的具体结构的图；

图6是表示该实施例的数据接收装置的动作波形图；

图7是表示该实施例的数据接收装置的动作波形图；

图8是表示本发明实施例2的数据接收装置的结构的电路图；

图9是表示该实施例的数据接收装置的动作波形图；

图10是表示该实施例的数据接收装置的动作波形图；

图11是表示本发明实施例3的数据接收装置的结构的电路图；

图12是表示该实施例的数据接收装置的动作波形图；

图13是表示该实施例的数据接收装置的动作波形图；

图14是表示本发明实施例4的数据接收装置的结构的电路图；

图15是表示该实施例的数据接收装置的动作波形图；

图16是表示该实施例的数据接收装置的动作波形图；

图17是表示本发明实施例5的数据接收装置的结构的电路图；

图18是表示该实施例的数据接收装置的电压检测电路的具体结构的图；以及

图19是表示该实施例的数据接收装置的动作波形图。

具体实施方式

以下，参照附图具体说明本发明的实施例。

(实施例1)

图4是表示本发明实施例1的数据接收装置的结构的电路图。本实施例中采用适用于接收USB数据的数据接收装置的例子。

图4中，数据接收装置100的结构包括：接收比较器102，将第一信号线101a和第二信号线101b作为差分输入；噪声除去电路103和104，由施密特触发电路构成；NOR电路105，将第一信号和第二信号从反相变化成同相时的逻辑输出作为触发信号输出；延迟单元106，由多级串行反相器延迟输入信号；D-FF电路107，根据来自NOR电路105的触发信号引入并保持接收比较器102的输出RCV；以及选择电路108，由CMOS(互补金属氧化物半导体)逻辑电路构成，而且选择接收比较器102的输出RCV或者D-FF电路107的输出Q，并将其输出。另外，RCV为接收比较器102的输出，VP为噪声除去电路103的输出，VM为噪声除去电路104的输出，而109为选择电路108的输出。

接收比较器102的正输入端子连接到第一信号线101a，而接收比较器102的负输入端子连接到第二信号线101b。而且，第一信号线101a和第二信号线101b连接到噪声除去电路103和噪声除去电路104，噪声除去电路103和噪声除去电路104的输出成为NOR电路105的输入信号。

NOR电路105，在第一信号和第二信号从反相变化成同相时，在接收比较器102的输出切换之前产生触发信号。

NOR电路105的输出连接到D-FF电路107的时钟输入端子，接收比较器102的输出RCV端子连接到D-FF电路107的数据输入端子。NOR电路105的输出还连接到延迟单元106的输入，根据延迟单元106的输出对选择电路108进行控制。

延迟单元106延迟NOR电路105的输出以使选择电路108的控制信号延迟于D-FF电路107的时钟，由此发挥在D-FF电路107引入接收比较器102的RCV输出之后，使选择电路108选择接收比较器102的RCV或D-FF电路107的输出Q的作用。

D-FF电路107具有在前缘时钟引入接收比较器102的输出RCV，并将其保持在Q端子直到下一个上升的功能。在第一信号和第二信号从反相变化成同相时，D-FF电路107根据触发信号保持接收比较器102的发生变化之前的输出。

选择电路108在延迟单元106的输出为低电平时，选择接收比较器102的输出RCV而作为输出109输出，在延迟单元106的输出为高电平时，选择D-FF电路107的输出Q而作为输出109输出。在第一信号线101a的第一信号和第二信号线101b的第二信号为彼此呈反相时，选择电路108选择接收比较器102的输出，在第一信号和第二信号从反相变化成同相时，选择电路108作为接收数据输出保持在D-FF电路107的值。

上述接收比较器102由模拟比较器构成，而噪声除去电路103和104、NOR电路105、延迟单元106、D-FF电路107以及选择电路108由包括CMOS逻辑电路的门电路构成。接收比较器102由模拟比较器构成所以其动作延迟较大，与此相对，上述接收比较器102之外的各个电路由CMOS逻辑电路等构成所以其动作延迟较小。因此，相对于接收比较器102，上述各个逻辑电路采用作为整体进行更快动作的结构。

在此，设接收比较器102的传递延迟时间为tdCON、NOR电路105的传递延迟时间为tdNOR、噪声除去电路103和104的传递延迟时间为tdSE、延迟单元106的传递延迟时间为tdDLY时，需要使下式(1)成立。

tdSE+tdNOR+tdDLY＜tdCON    ...(1)

上述接收比较器102由于通常采用组合多个MOS电场效果晶体管(以下称为“MOS-FET”)或双极晶体管元件而形成的差分放大器方式，所以其传递延迟时间往往会变长，NOR电路105、噪声除去电路103和104以及延迟单元106由于使用MOS逻辑电路实现所以易于缩短传递延迟时间。例如，接收比较器102的传递延迟时间tdCON为15ns时，假设NOR电路105的传递延迟时间tdNOR＝1ns、噪声除去电路103和104的传递延迟时间tdSE＝2ns、延迟单元106的传递延迟时间tdDLY＝4ns的话，就得出下式(2)，由此能够满足上式(1)。

tdSE+tdNOR+tdDLY＝2ns+1ns+4ns＝7ns    ...(2)

图5是表示上述数据接收装置100的延迟单元106和选择电路108的具体结构的图。

图5中，延迟单元106由多级反相器构成，产生与级数相应的延迟。选择电路108由选择电路108A和控制选择电路108A的选择控制电路108B构成，选择电路108A由AND(“与”)电路111和112、OR电路113以及反相器114构成。而且，选择控制电路108B由反相器121至125、延迟(delay)126、NAND(“与非”)电路127和128构成。另外，上述延迟126与延迟单元106同样由例如串行连接的反相器构成。

对如上构成的数据接收装置100的动作进行说明。

图6和图7是表示数据接收装置的电压状态的动作波形图。图6为分组通信最后的状态，即，即将进入EOP之前(时刻t3至t41)的接收比较器102的输出RCV以高电平结束，而且进入EOP之后也依然保持上述高电平的情形。

图6中，时刻t1至t41表示分组传输，对第一信号线101a和第二信号线101b输入反相信号而接收比较器102的输出RCV输出其差分信号。而且，由于噪声除去电路103和104的输出彼此呈反相，所以NOR电路105的输出成为低电平，由于D-FF电路107的触发信号为低电平，D-FF电路107不引入数据。另外，由于在时刻t1至t41延迟单元106的输出也成为低电平，选择电路108选择接收比较器102的输出RCV，并由选择电路108将其输出。

继而，时刻t41至t6表示EOP，由于对第一信号线101a和第二信号线101b都输入低电平的同相信号，接收比较器102的输出RCV在从时刻t41起延迟了传递延迟时间tdCON的时刻成为不稳定区域(参见图6的RCV阴影部分)。此外，在时刻t41，噪声除去电路103和104的输出都成为低电平，NOR电路105的输出从低电平变化成高电平(参见图6中的a.)而成为D-FF电路107的前缘触发信号，D-FF电路107引入并保持接收比较器102的输出RCV成为不稳定区域之前的高电平值(参见图6中的b.)。

而且，由于NOR电路105的输出通过延迟单元106，晚于D-FF电路107的前缘触发信号地控制选择电路108，选择电路108在时刻t42从接收比较器102的输出RCV切换为D-FF电路107的输出Q，并进行输出(参见图6中的c.)。因此，即使在时刻t42以后接收比较器102的输出RCV成为不稳定时，由于选择电路108已切换成D-FF电路107的输出Q，选择电路108的输出能够在时刻t3至t6之间保持高电平地推移。

图7为分组通信最后的状态，即，即将进入EOP之前(时刻t2至t31)的接收比较器102的输出RCV以低电平结束，而且进入EOP之后也依然保持上述低电平的情形。时刻t1至t31表示分组传输，对第一信号线101a和第二信号线101b输入反相信号，而接收比较器102的输出RCV输出该两条信号线间的差分信号。而且，由于噪声除去电路103和104的输出彼此呈反相，所以NOR电路105的输出成为低电平，由于D-FF电路107的触发信号成为低电平，所以D-FF电路107不引入数据。另外，由于在时刻t1至t31延迟单元106的输出也成为低电平，选择电路108选择接收比较器102的输出RCV，并由选择电路108将其输出。

继而，时刻t31至t5表示EOP，由于对第一信号线101a和第二信号线101b都输入低电平的同相信号，接收比较器102的输出RCV在从时刻t31起延迟了传递延迟时间tdCON的时刻成为不稳定区域(参见图7的RCV阴影部分)。此外，在时刻t31，噪声除去电路103和104的输出都成为低电平，NOR电路105的输出从低电平变化成高电平(参见图7中的a.)而成为D-FF电路107的前缘触发信号，D-FF电路107引入并保持接收比较器102的输出RCV成为不稳定区域之前的低电平值(参见图7中的b.)。

而且，由于NOR电路105的输出通过延迟单元106，晚于D-FF电路107的前缘触发信号地控制选择电路108，选择电路108在时刻t32从接收比较器102的输出RCV切换为D-FF电路107的输出Q，并进行输出(参见图7中的c.)。因此，即使在时刻t32以后接收比较器102的输出RCV成为不稳定时，由于选择电路108的输出已切换成D-FF电路107的输出Q，选择电路108的输出能够在时刻t3至t5之间保持低电平地推移。

如上所述，根据本实施例，数据接收装置100包括：接收比较器102，将第一信号线101a和第二信号线101b作为差分输入；NOR电路105，将第一信号和第二信号从反相变化成同相时的逻辑输出作为触发信号输出；D-FF电路107，根据来自NOR电路105的触发信号引入并保持接收比较器102的输出RCV；以及选择电路108，选择接收比较器102的输出RCV或D-FF电路107的输出Q，并将其输出；其中，在第一信号线101a的第一信号和第二信号线101b的第二信号为彼此呈反相时，选择电路108选择接收比较器102的输出，在第一信号和第二信号从反相变化成同相时，选择电路108作为接收数据输出保持在D-FF电路107的值，由此在EOP期间输出与即将进入EOP期间之前的接收比较器102的输出相同的电压，从而在EOP期间和其前期间能够得到稳定的接收数据。也就是，如图6和图7所示，在即将进入EOP期间之前的接收比较器102的输出为高电平时(参见图6中的c.)，在EOP期间输出高电平，而在在即将进入EOP期间之前的接收比较器102的输出为低电平时(参见图7中的c.)，在EOP期间输出低电平，由此能够在EOP期间和其前期间得到稳定的接收数据。如上所述，由于数据接收装置100能够在EOP期间和其前期间使USB通信稳定，因此，适用于USB接口电路(例如，USB收发器)时，能够防止后级的电子机器的输入不稳定状态的发生，对该电子机器输入数据接收信号109、输入信号VP和VM。

(实施例2)

图8是表示本发明实施例2的数据接收装置的结构的电路图。在本实施例的说明中，对与图4相同的结构部分赋予相同号码，并省略重复部分的说明。

图8中，数据接收装置200的结构包括：接收比较器102，将第一信号线101a和第二信号线101b作为差分输入；噪声除去电路103和104，由施密特触发电路构成；EX-NOR(“异-非或”)电路201，接受噪声除去电路103和104的输出，并将第一信号和第二信号从反相变化成同相时的逻辑输出作为触发信号输出；延迟单元106，由多级串行反相器使输入信号延迟；D-FF电路107，根据来自EX-NOR电路201的触发信号引入并保持接收比较器102的输出RCV；以及选择电路108，由CMOS逻辑电路构成，而且选择接收比较器102的输出RCV或D-FF电路107的输出Q，并将其输出。

在数据接收装置200中，与图4不同之处在于由EX-NOR电路201取代NOR电路105。

因此，在图4的数据接收装置100中，仅在噪声除去电路103和104的输出都变化为低电平时NOR电路105的输出才变成高电平而成为D-FF电路107的前缘触发信号，相对于此，在本实施例的数据接收装置200中，在噪声除去电路103和104的输出都为低电平以及都为高电平的两种情况下，EX-NOR电路201的输出变成高电平而作为D-FF电路107的触发信号来使用。

下面，对如上构成的数据接收装置200的动作进行说明。

图9和图10是表示数据接收装置的电压状态的动作波形图。图9为分组通信最后的状态，即，即将进入EOP之前(时刻t3至t41)的接收比较器102的输出RCV以高电平结束，而且进入EOP之后也依然保持上述高电平的情形。

时刻t1至t41表示分组传输，对第一信号线101a和第二信号线101b输入反相信号，而接收比较器102的输出RCV输出该两条信号线间的差分信号。而且，由于噪声除去电路103和104的输出彼此呈反相，所以EX-NOR电路201的输出成为低电平，由于D-FF电路107的触发信号为低电平，所以D-FF电路107不引入数据。另外，由于在时刻t1至t41延迟单元106的输出也成为低电平，选择电路108选择接收比较器102的输出RCV，并由选择电路108将其输出。

继而，时刻t41至t6表示EOP，由于对第一信号线101a和第二信号线101b都输入低电平的同相信号，接收比较器102的输出RCV在从时刻t41起延迟了传递延迟时间tdCON的时刻成为不稳定区域(参见图9的RCV阴影部分)。此外，在时刻t41，噪声除去电路103和104的输出都成为低电平，EX-NOR电路201的输出从低电平变化成高电平(参见图9中的a.)而成为D-FF电路107的触发信号，D-FF电路107引入并保持接收比较器102的输出RCV成为不稳定区域之前的高电平值(参见图9中的b.)。

而且，EX-NOR电路201的输出由于通过延迟单元106，晚于D-FF电路107的前缘触发信号地控制选择电路108，选择电路108在时刻t42从接收比较器102的输出RCV切换为D-FF电路107的输出Q，并进行输出(参见图9中的c.)。因此，即使在时刻t42以后接收比较器102的输出RCV成为不稳定时，由于选择电路108已切换成D-FF电路107的输出Q，选择电路108的输出能够在时刻t3至t6之间保持高电平地推移。

另外，对于分组通信最后的状态，即，即将进入EOP之前(时刻t2至t41)的接收比较器102的输出RCV以低电平结束，而且进入EOP之后也依然保持上述低电平的情形，虽然在上述实施例1中使用图7进行了说明，由于在本实施例以及下面的各个实施例中，除了接收比较器102的输出RCV不同之外，其动作与以高电平结束时相同，所以省略其说明。替代上述动作的说明，对EOP变化成ERROR的情形进行说明。

图10表示图9的EOP变化成ERROR的情形。所谓的EOP的ERROR是指第一信号线101a和第二信号线101b都成为高电平的情形，其表示USB通信未正常地进行的情形。时刻t1至t4表示分组传输，由于与图9的动作相同，省略其说明。

时刻t41至t6表示上述ERROR，由于对第一信号线101a和第二信号线101b都输入高电平的同相信号，接收比较器102的输出RCV在从时刻t41起延迟了传递延迟时间tdCON的时刻成为不稳定区域(参见图10的RCV阴影部分)。此外，在时刻t41，噪声除去电路103和104的输出都成为高电平，EX-NOR电路201的输出从低电平变化成高电平(参见图10中的a.)而成为D-FF电路107的前缘触发信号，D-FF电路107引入并保持接收比较器102的输出RCV成为不稳定区域之前的高电平值(参见图10中的b.)。

而且，EX-NOR电路201的输出通过延迟单元106，晚于D-FF电路107的前缘触发信号地控制选择电路108，选择电路108在时刻t42从接收比较器102的输出RCV切换为D-FF电路107的输出Q，并进行输出(参见图10中的c.)。因此，即使在时刻t42以后接收比较器102的输出RCV成为不稳定时，由于选择电路108已切换成D-FF电路107的输出Q，选择电路108的输出能够在时刻t3至t6之间保持高电平地推移。

如上所述，根据本实施例，数据接收装置200的结构包括将第一信号和第二信号从反相变化成同相时的逻辑输出作为触发信号输出的EX-NOR电路201来代替NOR电路105，由此能够得到与实施例1相同的效果，也就是在EOP期间和其前期间能够得到稳定的接收数据的效果，还能够得到如下效果，即，如图10所述，即使EOP变化成ERROR而接收比较器102的输出RCV成为不稳定时，也能够得到稳定的接收数据。

(实施例3)

图11是表示本发明实施例3的数据接收装置的结构的电路图。在本实施例的说明中，对与图8相同的结构部分赋予相同号码，并省略重复部分的说明。

图11中，数据接收装置300的结构包括：接收比较器102，将第一信号线101a和第二信号线101b作为差分输入；噪声除去电路103和104，由施密特触发电路构成；EX-NOR(“异-非或”)电路301，直接连接到第一信号线101a和第二信号线101b，并将第一信号和第二信号从反相变化成同相时的逻辑输出作为触发信号输出；EX-NOR(“异-非或”)电路302，接受噪声除去电路103和104的输出，并将第一信号和第二信号从反相变化成同相时的逻辑输出作为选择电路108的控制信号输出；D-FF电路107，根据来自EX-NOR电路301的触发信号引入并保持接收比较器102的输出RCV；以及选择电路108，由CMOS逻辑电路构成，而且选择接收比较器102的输出RCV或D-FF电路107的输出Q，并将其输出。

在数据接收装置300中，与图8不同之处在于：具有直接连接到第一信号线101a和第二信号线101b的EX-NOR电路301来代替EX-NOR电路201；以及使用具有动作延迟的EX-NOR电路302来代替延迟单元106。也就是，在图8的数据接收装置200中，EX-NOR电路201的输出作为D-FF电路107的触发信号来使用。在本实施例中，作为D-FF电路107的触发信号使用直接连接到第一信号线101a和第二信号线101b的EX-NOR电路301的输出，EX-NOR电路302仅作为选择电路108的控制信号来使用。

另外，在图8的数据接收装置200中，通过延迟单元106使D-FF电路107的触发信号延迟，作为选择电路108的控制信号来使用。在本实施例中，通过EX-NOR电路301单独的传递延迟时间、以及噪声除去电路103和104与EX-NOR电路302的相加的传递延迟时间，来实现与图8的数据接收装置200相同的延迟效果。也就是，EX-NOR电路302对于第一信号线101a和第二信号线101b的传递延迟时间，与直接连接到第一信号线101a和第二信号线101b的EX-NOR电路301相比，变大与噪声除去电路103和104的传递延迟时间相应的量。

下面，对如上构成的数据接收装置300的动作进行说明。

图12和图13是表示数据接收装置的电压状态的动作波形图。图12为分组通信最后的状态，即，即将进入EOP之前(时刻t3至t41)的接收比较器102的输出RCV以高电平结束，而且进入EOP之后也依然保持上述高电平的情形。

时刻t1至t41表示分组传输，对第一信号线101a和第二信号线101b输入反相信号，而接收比较器102的输出RCV输出该两条信号线间的差分信号。而且，由于噪声除去电路103和104的输出彼此呈反相，所以EX-NOR电路301的输出成为低电平，由于D-FF电路107的触发信号为低电平，所以D-FF电路107不引入数据。另外，由于EX-NOR电路302的输出也成为低电平，选择电路108选择接收比较器102的输出RCV，并由选择电路108将其输出。

继而，时刻t41至t6表示EOP，由于对第一信号线101a和第二信号线101b都输入低电平的同相信号，接收比较器102的输出RCV在从时刻t41起延迟了传递延迟时间tdCON的时刻成为不稳定区域(参见图12的RCV阴影部分)。此外，在时刻t41，噪声除去电路103和104的输出都成为低电平，EX-NOR电路301的输出从低电平变化成高电平(参见图12中的a.)而成为D-FF电路107的触发信号，D-FF电路107引入并保持接收比较器102的输出RCV成为不稳定区域之前的高电平值(参见图12中的b.)。

而且，由于EX-NOR电路302的输出晚于EX-NOR电路301的输出地控制选择电路108，选择电路108在时刻t42从接收比较器102的输出RCV切换为D-FF电路107的输出Q，并进行输出(参见图12中的c.)。因此，由于选择电路108的输出在时刻t42以后接收比较器102的输出RCV成为不稳定之前切换成D-FF电路107的输出Q，选择电路108的输出能够在时刻t3至t6之间保持高电平地推移。

图13表示图12的EOP变化成ERROR的情形。正如实施例2中所述，该ERROR为第一信号线101a和第二信号线101b都成为高电平的情形，表示USB通信未正常地进行的情形。时刻t1至t41表示分组传输，由于与图12的动作相同，省略其说明。

继而，时刻t41至t6表示上述ERROR，由于对第一信号线101a和第二信号线101b都输入高电平的同相信号，接收比较器102的输出RCV在从时刻t41起延迟了传递延迟时间tdCON的时刻成为不稳定区域(参见图13的RCV阴影部分)。此外，在时刻t41，噪声除去电路103和104的输出都成为高电平，EX-NOR电路301的输出从低电平变化成高电平(参见图13中的a.)，D-FF电路107引入并保持接收比较器102的输出RCV成为不稳定区域之前的高电平值(参见图13中的b.)。

而且，由于EX-NOR电路302的输出晚于D-FF电路107的前缘触发信号地控制选择电路108，选择电路108在时刻t42从接收比较器102的输出RCV切换为D-FF电路107的输出Q，并进行输出(参见图13中的c.)。因此，由于选择电路108的输出在时刻t42以后接收比较器102的输出RCV成为不稳定之前切换成D-FF电路107的输出Q，选择电路108的输出能够在时刻t3至t6之间保持高电平地推移。

如上所述，根据本实施例，数据接收装置300将直接连接到第一信号线101a和第二信号线101b的EX-NOR电路301的逻辑输出作为D-FF电路107的触发信号，而不设置延迟单元106。也就是，由于根据时间上最早的第一信号线101a的第一信号和第二信号线101b的第二信号生成触发信号，并且D-FF电路107根据该触发信号引入接收比较器102的输出RCV，所以D-FF电路107以相对选择电路108较早的定时完成保持数据的动作，从而能够得到省略延迟单元106的效果。而且，能够谋取数据接收装置300整体的数据接收动作时间的改善。

(实施例4)

图14是表示本发明实施例4的数据接收装置的结构的电路图。在本实施例的说明中，对与图11相同的结构部分赋予相同号码，并省略重复部分的说明。

图14中，数据接收装置400的结构包括：接收比较器102，将第一信号线101a和第二信号线101b作为差分输入；噪声除去电路103和104，由施密特触发电路构成；EX-NOR(“异-非或”)电路301，直接连接到第一信号线101a和第二信号线101b，并将第一信号和第二信号从反相变化成同相时的逻辑输出作为触发信号输出；EX-NOR(“异-非或”)电路302，接受噪声除去电路103和104的输出，并将第一信号和第二信号从反相变化成同相时的逻辑作为选择电路108的控制信号输出；延迟单元401，延迟接收比较器102的输出RCV；D-FF电路107，根据来自EX-NOR电路301的触发信号引入并保持由延迟单元401进行延迟的接收比较器102的输出RCV；以及选择电路108，由CMOS逻辑电路构成，而且选择接收比较器102的输出RCV或D-FF电路107的输出Q，并将其输出。

在此，在D-FF电路107的数据输入端子设置延迟单元401，由此谋求调整对D-FF电路107和选择电路108输入数据的定时。与图5的延迟单元106相同，延迟单元401例如由串行连接的反相器构成。

在图11的数据接收装置300中，接收比较器102的输出RCV直接输入到D-FF电路107的数据端子。在本实施例中，接收比较器102的输出RCV经过延迟单元401输入到D-FF电路107的数据端子。因此，由于在EX-NOR电路301的输出成为D-FF电路107的触发信号时，通过延迟单元401接收比较器102的输出RCV更晚地输入，所以D-FF电路107能够更稳定地引入RCV数据。

下面，对如上构成的数据接收装置400的动作进行说明。

图15和图16是表示数据接收装置的电压状态的动作波形图。图15为分组通信最后的状态，即，即将进入EOP之前(时刻t3至t31)的接收比较器102的输出RCV以低电平结束，而且进入EOP之后也依然保持上述低电平的情形。

时刻t1至t31表示分组传输，对第一信号线101a和第二信号线101b输入反相信号，而接收比较器102的输出RCV输出该两条信号线间的差分信号。此时，延迟单元401使接收比较器102的输出RCV延迟一定时间地输出到D-FF电路107的数据输入端子，由于噪声除去电路103和104的输出彼此呈反相，所以EX-NOR电路301的输出由此成为低电平，由于D-FF电路107的触发信号为低电平，所以D-FF电路107不引入数据。另外，由于EX-NOR电路302的输出也成为低电平，选择电路108选择接收比较器102的输出RCV，并由选择电路108将其输出。

继而，时刻t31至t5表示EOP，由于对第一信号线101a和第二信号线101b都输入低电平的同相信号，接收比较器102的输出RCV在从时刻t41起延迟了传递延迟时间tdCON的时刻成为不稳定区域(参见图15的RCV阴影部分)。此外，在时刻t31，由于噪声除去电路103和104的输出都成为低电平，EX-NOR电路301的输出也与此同时在时刻t31从低电平变化成高电平(参见图15中的a.)。而且，由于延迟单元401使接收比较器102的输出RCV的不稳定区域延长到t33(参见图15的延迟单元401输出的阴影部分)，D-FF电路107能够在远早于t33的t31引入并保持接收比较器102的输出RCV成为不稳定区域之前的低电平值(参见图15中的b.)。而且，由于EX-NOR电路302的输出晚于EX-NOR电路301的输出地控制选择电路108，选择电路108在时刻t32从接收比较器102的输出RCV切换为D-FF电路107的输出Q，并进行输出(参见图15中的c.)。因此，即使在时刻t32以后接收比较器102的输出RCV成为不稳定时，由于选择电路108已切换成D-FF电路107的输出Q，选择电路108的输出能够在时刻t2至t5之间保持低电平地推移。

图16表示图15的EOP变化成ERROR的情形。正如实施例2中所述，该ERROR为第一信号线101a和第二信号线101b都成为高电平的情形，表示USB通信未正常地进行的情形。时刻t1至t31表示分组传输，由于与图15的动作相同，省略其说明。

继而，时刻t31至t5表示上述ERROR，由于对第一信号线101a和第二信号线101b都输入高电平的同相信号，接收比较器102的输出RCV在从时刻t31起延迟了传递延迟时间tdCON的时刻成为不稳定区域(参见图16的RCV阴影部分)。此外，在时刻t31，由于噪声除去电路103和104的输出都成为低电平，EX-NOR电路301的输出与此同时从低电平变化成高电平(参见图16中的a.)。而且，由于延迟单元401使接收比较器102的输出RCV的不稳定区域延长到t33(参见图16的延迟单元401输出的阴影部分)，D-FF电路107能够在远早于t33的t31引入并保持接收比较器102的输出RCV成为不稳定区域之前的低电平值(参见图16中的b.)。而且，由于EX-NOR电路302的输出晚于EX-NOR电路301的输出地控制选择电路108，选择电路108在时刻t32从接收比较器102的输出RCV切换为D-FF电路107的输出Q，并进行输出(参见图16中的c.)。因此，即使在时刻t32以后接收比较器102的输出RCV成为不稳定时，由于选择电路108已切换成D-FF电路107的输出Q，选择电路108的输出能够在时刻t2至t5之间保持低电平地推移。

如上所述，根据本实施例，由于数据接收装置400具有使接收比较器102的输出RCV延迟的延迟单元401，如图15和图16所示，能够可靠地引入并保持接收比较器102的输出RCV成为不稳定区域之前的值，由此在EOP期间与其前期间能够更可靠地得到稳定的接收数据。

(实施例5)

图17是表示本发明实施例5的数据接收装置的结构的电路图。在本实施例的说明中，对与图14相同的结构部分赋予相同号码，并省略重复部分的说明。

图17中，数据接收装置500的结构包括：接收比较器102，将第一信号线101a和第二信号线101b作为差分输入；噪声除去电路103和104，由施密特触发电路构成；EX-NOR(“异-非或”)电路301，直接连接到第一信号线101a和第二信号线101b，并将第一信号和第二信号从反相变化成同相时的逻辑输出作为触发信号输出；延迟单元401，延迟接收比较器102的输出RCV；D-FF电路107，根据来自EX-NOR电路301的触发信号引入并保持由延迟单元401进行延迟的接收比较器102的输出RCV；电压检测电路501(电压检测电路<1>)，检测第一信号线101a和第二信号线101b的电位同时成为低电平阈值VTL以下的电压电平；电压检测电路502(电压检测电路<2>)，检测第一信号线101a和第二信号线101b的电位同时成为高电平阈值VTH以上的电压电平；OR电路503，将电压检测电路501和电压检测电路502的OR逻辑输出作为控制信号输出给选择电路108；以及选择电路108，由CMOS逻辑电路构成，而且选择接收比较器102的输出RCV或D-FF电路107的输出Q，并将其输出。

EX-NOR电路301的输入直接连接到第一信号线101a和第二信号线101b，电压检测电路501和电压检测电路502的输入也分别连接到第一信号线101a以及第二信号线101b。电压检测电路501和电压检测电路502的输出，经过OR电路503成为选择电路108的控制信号。

电压检测电路501为一种NOR型电压检测电路，在第一信号线101a和第二信号线101b的电位同时成为低电平阈值VTL以下时输出高电平，而电压检测电路502为一种AND型电压检测电路，在第一信号线101a和第二信号线101b的电位同时成为高电平阈值VTH以上时输出高电平。对于具体的电路结构，将在后面根据图18叙述。

尤其，在精密地进行第一信号线101a和第二信号线101b的电压判定时，就需要电压检测电路501和电压检测电路502，一般通过使用多个晶体管的MOS型差分放大器等模拟电路来实现。因此，OR电路503的输出，在第一信号线101a和第二信号线101b同时成为低电平阈值VTL以下时以及在同时成为高电平阈值VTH以上时，都输出高电平。此外，电压检测电路501和电压检测电路502具有噪声除去功能，由于可以由电压检测电路501和电压检测电路502替代噪声除去电路103和104，所以，选择电路108的控制信号的生成中不使用噪声除去电路103和104的输出。

图18是表示上述电压检测电路501和502的具体结构的图，由于电压检测电路501和502的结构基本上相同，所以，作为代表表示电压检测电路501。

图18中，电压检测电路501由比较器511和512、NchMOS晶体管N1和N2、以及恒定电流源513构成。第二信号线101b的输入信号DM连接到比较器511的负端输入端子，第一信号线101a的输入信号DP连接到比较器512的负端输入端子，基准电压(例如为0.7V)连接到比较器511和512的正端输入端子。在第一信号线101a和第二信号线101b的电位都成为低电平阈值VTL以下时，电压检测电路501的NchMOS晶体管N1和N2都截止而将输出VD输出。

下面，对如上构成的数据接收装置500的动作进行说明。

图19是表示数据接收装置的电压状态的动作波形图。图19表示在即将进入EOP之前(时刻t2至t31)的分组通信最后状态，接收比较器102的输出RCV以低电平结束，而且进入EOP之后也依然保持上述低电平的情形，以及在即将进入ERROR之前(时刻t6至t71)的分组通信最后状态，接收比较器102的输出RCV以高电平结束，而且进入ERROR之后也依然保持上述高电平的情形。时刻t1至t31表示分组传输，对第一信号线101a和第二信号线101b输入反相信号，而接收比较器102的输出RCV输出该两条信号线间的差分信号。另外，延迟单元401使接收比较器102的输出RCV延迟一定时间地输出到D-FF电路107的数据输入端子，由于EX-NOR电路301的输出成为低电平而D-FF电路107的触发信号成为低电平，D-FF电路107不引入数据。另外，由于电压检测电路501和电压检测电路502在t1至t31输出低电平而OR电路503的输出也成为低电平，选择电路108选择接收比较器102的输出RCV，并由选择电路108将其输出。

继而，时刻t31至t5表示EOP，由于对第一信号线101a和第二信号线101b都输入低电平的同相信号，接收比较器102的输出RCV在从时刻t31起延迟了传递延迟时间tdCON的时刻成为不稳定区域(参见图19的RCV阴影部分)。最初，EX-NOR电路301的输出在t31从低电平变化成高电平(参见图19中的a.)。而且，由于延迟单元401使接收比较器102的输出RCV的不稳定区域延长到t33(参见图19的延迟单元401输出的阴影部分)，D-FF电路107能够在远早于t33的t31引入并保持接收比较器102的输出RCV成为不稳定区域之前的低电平值(参见图19中的b.)。

继而在t32，由于电压检测电路501和OR电路503从低电平变化成高电平而控制选择电路108，选择电路108在时刻t32从接收比较器102的输出RCV切换为D-FF电路107的输出Q，并进行输出。因此，即使在时刻t32以后接收比较器102的输出RCV成为不稳定时，由于选择电路108的输出已切换成D-FF电路107的输出Q，选择电路108的输出能够在时刻t2至t5之间保持低电平地推移(参见图19中的c.)。

继而，时刻t5至t71表示分组传输，由于与时刻t1至t31的动作相同，省略其说明。

继而，时刻t72至t9表示上述ERROR，由于对第一信号线101a和第二信号线101b都输入高电平的同相信号，接收比较器102的输出RCV在从时刻t71起延迟了传递延迟时间tdCON的时刻成为不稳定区域(参见图19的RCV阴影部分)。最初，EX-NOR电路301的输出在t71同时从低电平变化成高电平。而且，由于延迟单元401使接收比较器102的输出RCV的不稳定区域延长到t73(参见图19的延迟单元401输出的阴影部分)，D-FF电路107能够在远早于t73的t71引入并保持接收比较器102的输出RCV成为不稳定区域之前的低电平值(参见图19中的d.)。继而在t72，电压检测电路502和OR电路503从低电平变化成高电平而控制选择电路108，选择电路108在时刻t72从接收比较器102的输出RCV切换为D-FF电路107的输出Q，并进行输出(参见图19中的e.)。因此，即使在时刻t72以后接收比较器102的输出RCV成为不稳定时，由于选择电路108的输出已切换成D-FF电路107的输出Q，选择电路108的输出能够在时刻t2至t6之间保持低电平地推移(参见图19中的f.)。

如上所述，根据本实施例，由于数据接收装置500具有检测第一信号线101a和第二信号线101b的电位同时成为预定阈值的电压电平的电压检测电路501和电压检测电路502，并将其输出经过OR电路503作为选择电路108的控制信号，所以，能通过调整阈值电压改变选择电路108的数据切换动作的定时。因此，在将数据接收装置500实际应用于USB收发器等中作为接收电路时，除了易于调整之外，还能够适用于广泛用途。

上面举例说明了本发明的最佳实施例，但本发明并不限于此。例如，虽然在上述各个实施例中说明了将CMOS电路用于逻辑电路的例子，任何MOS电路都可以采用。只要上述各个逻辑电路作为整体的动作相对作为模拟比较器的接收比较器102更快即可。但是，不言而喻的是CMOS电路在消耗功率方面具有优势。

另外，虽然在上述各个实施例中说明了适用于USB机器的数据接收装置的例子，但只要是相对USB的差动形式信号两端差动信号接收反相信号的电路，任何接收电路都可以采用。例如，可以用来取代上述图1的以往的数据接收装置，此时输出信号和连接检测信号则传递给后级的电子机器。该电子机器可以用作为包括便携式电话装置的各种电子机器。

另外，虽然在上述各个实施例中为了说明的方便使用了“数据接收装置”的名称，不言而喻，也可以称为“数据接收电路”、“USB接口”以及“USB机器”等。

另外，例如延迟电路、D-FF电路等构成上述数据接收装置的各个电路单元的种类、数目以及连接方式并不限于上述实施例。

如上所述，根据本发明，在EOP期间与其前的期间能够得到稳定的接收数据，由此能够稳定地接收串行数据。而且，即使在发生EOP的ERROR时，也能够得到稳定的接收数据。由此能够防止位于数据接收装置后级的电子机器的输入不稳定状态的发生。

工业实用性

因此，本发明的数据接收装置实现针对USB的差动形式信号准确地接收两端差动信号为反相信号(不同的电压电平)的情况和同相信号(相同的电压电平)的情况的数据接收装置，可以适用于USB收发器的数据处理技术。

本说明书的内容基于2006年2月28日申请的日本专利申请特愿2006-053927号。其全部内容包含于此作为参考。

Claims (12)

1、一种接收第一信号线和第二信号线的串行数据的数据接收装置，包括：

比较器，将所述第一信号线和所述第二信号线作为差分输入；

触发产生单元，在所述第一信号和所述第二信号从反相变化成同相时，在所述比较器的输出切换之前产生触发信号；

存储单元，在所述第一信号和所述第二信号从反相变化成同相时，根据所述触发信号引入并保持所述比较器在变化之前的输出；以及

选择单元，在所述第一信号线的第一信号和所述第二信号线的第二信号彼此呈反相时，该选择单元选择所述比较器的输出并作为接收数据输出，而在所述第一信号和所述第二信号从反相变化成同相时，该选择单元把从所述比较器的输出切换成所述存储单元所存储的值并作为接收数据输出。

2、如权利要求1所述的数据接收装置，其中，所述触发产生单元直接连接到所述第一信号线和所述第二信号线，并且由所述第一信号线的所述第一信号和所述第二信号线的所述第二信号产生所述触发信号。

3、如权利要求1所述的数据接收装置，其中，所述触发产生单元由逻辑电路构成。

4、如权利要求1所述的数据接收装置，其中，所述触发产生单元由“非或”门构成，而且所述同相为所述第一信号线的第一信号和所述第二信号线的第二信号的电压低于所述“非或”门的阈值电压的情况。

5、如权利要求1所述的数据接收装置，其中，所述触发产生单元由“异-非或”门构成，而且所述同相为所述第一信号线的第一信号和所述第二信号线的第二信号的电压低于所述“异-非或”门的阈值电压的情况以及高于所述“异-非或”门的阈值电压的情况。

6、如权利要求1所述的数据接收装置，其中，所述存储单元存储即将进入EOP期间之前的所述比较器的输出。

7、如权利要求1所述的数据接收装置，其中，所述选择单元作为控制信号接受所述触发信号，由此在所述第一信号和所述第二信号从反相变化成同相时，把从所述比较器的输出切换成所述存储单元所存储的值并将其输出。

8、如权利要求1所述的数据接收装置，其中，所述选择单元将所述存储单元所存储的、即将进入EOP期间之前的所述比较器的输出，在所述EOP期间作为接收数据输出。

9、如权利要求1所述的数据接收装置，还包括第一延迟单元，延迟所述触发信号，其中，

所述存储单元根据未经过所述第一延迟单元的触发信号引入并保持所述比较器在变化之前的输出；

所述选择单元作为控制信号接受由所述第一延迟单元进行延迟的触发信号，由此在存储于所述存储单元的时刻之后，把从所述比较器的输出切换成所述存储单元所存储的值并将其输出。

10、如权利要求1所述的数据接收装置，还包括第二延迟单元，延迟所述比较器的输出，其中，

在所述第一信号和所述第二信号从反相变化成同相时，所述存储单元根据所述触发信号引入并保持所述比较器在变化之前的、且由所述第二延迟单元进行延迟的所述比较器的输出。

11、如权利要求9所述的数据接收装置，其中，所述第一延迟单元和第二延迟单元根据反相器或者逻辑门的动作延迟时间，使信号延迟。

12、如权利要求1所述的数据接收装置，其中，所述比较器为模拟比较器；而且

所述触发产生单元、所述存储单元、和/或所述选择单元由包括CMOS逻辑电路的门电路构成。

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