CN1881804A - 用于在fpga设备中提供配置数据的电路布置 - Google Patents

Abstract

一种用于操作输出触发器(1、2、3、4)的电路布置(16、35)，所述输出触发器(1、2、3、4)提供于FPGA设备(28、39)的可配置逻辑单元之中，所述FPGA设备(28、39)用于利用分配给相应可配置逻辑单元的多个输出触发器(1、2、3、4)来传送配置数据(CDIN)，每个输出触发器具备至少一个数据输入端(5)和一个数据输出端(6)，其中借助于集成在FPGA设备(28、29)中的开关装置(8)，第一输出触发器(2)的数据输入端(5)可切换地连接到第二输出触发器(1)的数据输出端(6)，以便形成移位寄存器(1、2、3、4)。

Description

用于在FPGA设备中提供配置数据的电路布置

技术领域

下列发明涉及一种在FPGA设备中提供配置数据的电路布置。尤其是，根据本发明的电路布置允许对提供于FPGA设备的可配置逻辑单元中的输出触发器进行操作，以便利用非易失性存储器单元阵列的配置存储器来传送FPGA设备中的这种配置数据。

背景技术

FPGA(field programmable gate arrays，现场可编程门阵列)是可由用户(“在现场”)来完全编程并且分别根据它们的编程或它们的配置来执行用户所期望的多个逻辑功能的集成电子电路。一般说来，为了这个目的，在FPGA中提供了可配置逻辑块和可配置接线资源，它们彼此间的电气互联由多个可由配置比特设置的开关来决定。可配置逻辑块的逻辑功能也由配置比特来指定，所述可配置逻辑块反过来由可配置逻辑单元配置。因而，通过向逻辑块中持续有效的存储器写入和(易失性)存储对应的配置数据来执行对FPGA的配置或编程。因而，复杂逻辑芯片被完全形成了。

多个逻辑单元和它们的相关接线资源(也就是可由配置比特定义的预构造电子连接元件)被组合成可配置逻辑块或组合成逻辑页。相应逻辑页还具备一个其中存储了所需配置比特的局部配置存储器。在随后的正文中，以简化的方式，将具有配置移位寄存器的各个逻辑单元称作局部配置存储器。

在FPGA开始操作之前，必须从外部将所有配置比特写入局部配置存储器中。这必须在关掉电压馈送之后的每次新启动之后完成。然而，常常期望在对应的FPGA芯片内集成的存储器中以一种非易失性方式保持配置数据有效。在这种情况下，只须将配置数据从非易失性存储器传送到局部配置存储器中。

因此，所谓的非易失性FPGA芯片具有最初提及的可配置逻辑单元作为基本元件，并且还具有用于存储配置数据的非易失性存储器。例如，在这种配置存储器中，以“在现场”的适当结构形式来存储对应的配置比特，并且当启动FPGA时，它们首先作为配置比特被提供给存在于可配置单元中的可设置开关。因此相应的可配置逻辑单元具有一个配置寄存器，所述配置寄存器以一种易失性方式为FPGA的操作存储配置比特的相应配置字，并且分别提供最后确定可配置逻辑单元的逻辑功能的配置比特。

可配置逻辑单元和局部配置存储器典型地以相同的生产技术实现，例如CMOS，而非易失性配置存储器需要另一种技术，例如FLASH。因此，对于以不同技术构造的电路区段，采用不同的信号电平。因此，匹配相应逻辑电平增大了电路开支。

非易失性配置存储器中的一个特殊特征是所写入配置数据的验证。这可以通过读出所写入信息并与所写数据相比较来完成。这种验证方法不利地需要多个周期。

图1举例示出了根据先有技术(象例如在EP1324495A1中所披露的)的用于FPGA的可配置逻辑单元LC的结构。

相应的可配置逻辑单元LC用于转换逻辑功能，所述逻辑功能接收输入数据PD并且输出相应的逻辑组合结果FFO。提供了配置移位寄存器CM，所述配置移位寄存器CM存储配置比特CB并且将它们提供给第一多路复用器MUX1的输入端。第一多路复用器MUX1依据输入数据PD来将配置比特CB之一定义为输出信号LTO。具备由配置移位寄存器CM提供的配置比特CB的多路复用器MUX1可以理解成是一个查找表LUT。因此，有可能分别执行用输入数据PD作为输入变量的布尔函数以及多路复用器或查找表LUT的输出信号LTO。

此外，提供了具有一个数据输入端D、一个数据输出端Q以及一个时钟输入端CK的D型触发器DFF。查找表的输出信号LTO被传到数据输入端D并且时钟信号CLK1被施加到时钟输入端CK。查找表LUT的输出信号LTO还被传到第二多路复用器MUX2的输入端，所述输入端还接收D型触发器DFF的输出信号FFO。第二多路复用器MUX2依据配置比特CB′之一来将触发器DFF的输出信号FFO或者查找表LUT的输出信号LTO切换为可配置逻辑单元LC的输出信号FFO′。如果FPGA芯片用于数据处理中的应用，那么D型触发器DFF的定时输出信号FFO在大多数情况下被使用，所述D型触发器DFF的定时输出信号FFO通常被提供于FPGA芯片的一个可配置逻辑单元LC中。因此该D型触发器DFF被用来暂时存储逻辑单元LC的输出信号。

在根据先有技术的图2中，利用图解示出了非易失性FPGA芯片FPGA的基本元件。

FPGA具有呈一列的可配置逻辑单元LC1、LC2、LCN，其中每个可配置逻辑单元根据相应输入信号PD1、PD2、PD3向输出A1、A2、AN提供一个相应的逻辑结果FF0、FF1、FFN。可配置逻辑单元LC1、LC2、LCN在所有情况下均具有用于存储并为相应逻辑单元LC1、LC2、LCN提供配置比特的配置移位寄存器CM1、CM2、CMN。

FPGA启动之前，在配置阶段，相应的配置比特被作为连续的配置数据SCD1、SCD2、SCDN从非易失性存储器MCA中读取到配置移位寄存器CM1、CM2、CMN中。配置存储器MCA具有例如非易失性存储器元件的一个存储器单元阵列，诸如MRAM或FRAM存储器单元。FPGA的实际编程发生在读入阶段，在该读入阶段中，配置数据被写入到存储器单元阵列MCA中。为了这个目的，提供了另一个加载移位寄存器ISR，它具有N个移位寄存器单元Z1、Z2、ZN，其数目相当于耦合到非易失性存储器元件的存储器单元阵列MCA上的位线BL1，…BLN的数目。

配置数据CD按照带有时钟CLK的时钟周期被连续地读入这个加载移位寄存器ISR时钟周期中。这些移位寄存器单元Z1、Z2、ZN中的每一个均耦合到位线BL1、BL2、BLN上。存储器单元阵列MCA的相应位线BL1、BL2、BLN与字线WL1、WL2、WLN相交叉，字线的数目与可配置逻辑单元LC1的相应配置比特的数目相对应。在配置数据CD的写入阶段，可配置逻辑单元LC1、LC2、LCN的所有第一配置比特均首先被连续地写入到非易失性存储器单元NVMC中。在另一个步骤中，第二配置比特被写入直到所有配置数据CD均被传到存储器单元阵列MCA中。只有这时，在FPGA的配置阶段，带有闭合可控开关SW1、SW2、SWN的配置移位寄存器CM1、CM2、CMN被存储在相应位线BL1、BL2、BLN的非易失性存储器单元NVMC中的配置比特填充。

利用非易失性存储器单元NVMC作为FRAM单元的实施例，尤其是，需要附加的精密转换器电路(此处未示出)来读取和写入存储器单元内容。用于经由移位寄存器ISR将配置数据CD写入非易失性存储器MCA的图2所示解决方案的缺陷还在于：加载移位寄存器ISR的各个移位寄存器单元Z1、Z2、ZN与位线BL1、BL2、BLN的耦合所引起的附加接线开支以及该移位寄存器ISR本身所引起的增大的电路开支。

发明内容

因此本发明的一个目的就是规定一种电路布置，所述电路布置提供一种简化的传送或更简单的配置数据写入，例如写入到非易失性存储器。

这个目的是由具有权利要求1的特征的电路布置来实现的。

由此，指定了一种用于操作输出触发器以便传送配置数据的电路布置，所述输出触发器提供于FPGA设备的可配置逻辑单元中，该电路布置具有多个与相应可配置逻辑单元有关的输出触发器，每个输出触发器具备至少一个数据输入端和一个数据输出端。根据本发明，第一输出触发器的一个数据输入端可切换地连接到第二输出触发器的一个数据输出端，以便借助于集成在FPGA设备中的开关装置形成一个移位寄存器。

形成本发明基础的基本概念在于：在将配置数据写入非易失性存储器的阶段期间，将可配置逻辑单元中的输出触发器一起切换为移位寄存器。为了这个目的，根据本发明，在FPGA设备中集成了开关装置。在相应PGA设备的正常操作阶段期间，输出触发器用于由相应逻辑单元所处理的输出数据的定时输出。因而，根据本发明的电路布置使得有可能省去用于将配置数据传送到非易失性配置存储器中的附加移位寄存器，并降低了接线开支。因此，根据本发明，至少一种将相应输出触发器替换地切换为移位寄存器链的是其中相应数据输出端连接到其他输出触发器的数据输入端或者作为用于根据逻辑单元的配置而输出所处理数据的逻辑单元的输出元件。由于根据本发明的电路布置的原因，以一种简单的方式实现了一种输出触发器输入端与输出端的可切换能力，并通过将配置数据写入非易失性配置存储器的特殊加载设备节省大量的接线与电路开支。

相应输出触发器的数据输出端最好是继之以一种用于信号电平转换的装置。用这种方法，可以补偿由于FPGA的(尤其是配置存储器的)可配置逻辑单元和其他电路部分的不同产品技术所带来的逻辑电平差异。这是有益的，尤其是，如果FPGA设备具备用于存储配置比特的集成非易失性存储器。因此，对应的信号电平转换器从输出触发器输出端出现的电平为所连接的非易失性配置存储器提供对应地调节电平。

有利地，相应逻辑单元的查找表的输出信号可被提供给可配置逻辑单元中相应输出触发器的输入端。其结果是，为该逻辑单元对应配置的布尔函数被提供给用于在正常模式作为逻辑单元操作的暂时存储的输出触发器。

在根据本发明的电路布置的一个优选实施例中，相应的第一输出触发器的数据输入端放在第一多路复用器之后，可借助于第一选择信号控制所述第一多路复用器，且所述第一多路复用器用于切换相应查找表的输出信号或第二输出触发器的输出信号。使用多路复用器提供了一种将第一输出触发器的数据输入端可切换地连接到第二输出触发器的数据输出端以形成移位寄存器的简单可能性。

有利地，至少一个输出触发器具有时钟输入端，其中读入时钟信号或逻辑单元时钟信号被可切换地提供给该时钟输入端。这种互连中，有可能在将若干配置数据从输出触发器读入根据本发明构造的移位寄存器链期间以及相应逻辑单元的正常操作期间使用各种时钟周期数，在所述相应逻辑单元的正常操作期间输出触发器提供按逻辑单元时钟信号进行定时的逻辑输出信号。

因此，根据本发明的电路布置的一个优选实施例提供了第二多路复用器，可借助于第二选择信号控制所述第二多路复用器，且所述第二多路复用器用于在相应输出触发器的时钟输入之前切换读入时钟信号或相应逻辑单元时钟信号。因此第一和第二选择信号以一种尤其优选的方式相同。在这种情况下，单个选择信号线足以控制两个多路复用器。

最好将输出触发器构造为时钟边缘控制D型触发器。

在电路布置的一个有益实施例中，相应输出触发器的数据输出端与存储器单元阵列位线的读入/读出放大器相连。读入/读出放大器用于把位写入耦合到相应位线的存储器单元，并用于读出存储器单元中各个存储的位状态。因此，特别的优点在于相应的位线耦合到用于存储配置比特的预定数目的存储器单元，该存储器单元被设置在对应字线与位线的交点处。

例如对FRAM存储器单元来说，这种配置比特的矩阵状结构的存储器单元是有益的。读入/读出放大器此后还用于信号匹配，一方面，当配置数据写入存储器单元阵列时，以及另一方面在存储于位线处存储器单元中的配置比特或向相关可配置逻辑单元的对应配置寄存器存储的配置比特的读出期间。

同样特别有益的是字线的数目对应于可配置逻辑单元的配置比特的数目M。因而，逻辑单元的所有配置比特或一个对应配置字被存储在存储器单元中，所述存储器单元与该位线相耦合，后者依次经由一个读入/读出放大器连接到输出触发器。除了经由为将数据写入存储器单元阵列而形成的移位寄存器链来进行数据传送之外，根据本发明的这种尤其有益的互连还提供了对写入存储器单元阵列的配置数据的验证。

在所有情况下读入/读出放大器均有益地具有一个用于读取被写入到同相应位线相耦合的存储器单元中的数据的读入输入端以及一个用于向相应的可配置逻辑单元输出配置数据的读出输出端。尤其优选的是相应的第一多路复用器由此具有第三输入端，读入/读出放大器的相应读出输出端就连接到该第三输入端，用于将配置数据的配置比特切换到相应输出触发器的数据输入端。由于这种互连，有可能在输出触发器中以特殊操作模式暂时存储配置存储器的存储器单元内容。这例如可用于被写入到存储器中的配置数据的验证。

读入/读出放大器的一个相应读出输出端此后有益地被可切换地连接到相应可配置逻辑单元的配置移位寄存器，以便创建配置比特的传递。

在根据本发明的电路布置的一个优选改进中，相应读入/读出放大器具有一个逻辑设备，其比较存在于读入输入端与读出输出端的数据项，并用于输出比较结果。因而，结合相应输出触发器中的一个暂时存储数据项，存储器单元中所存储的数据与暂时存储数据之间的比较是可能的。

在本发明的一个优选改进中，提供了一种FPGA设备，其具有多个可配置逻辑单元、根据本发明的多个电路布置以及一个存储器单元阵列。可配置逻辑单元按列设置，并且可借助于相应列的输出触发器来形成移位寄存器。

逻辑单元的根据本发明的列设置提供了一种根据本发明的移位寄存器的尤其有益的线路结构以及构造，以便传送配置数据。在存储器单元阵列的字线与位线交点处以矩阵形式设置的存储器单元可借助于读入/读出放大器而简单地被读入及读出。因为不是必须具备用于将配置数据写入存储器单元阵列的附加装置，所以可借助于FPGA设备产生，而获得有益的开支。

有益地，将存在于相应输出触发器数据输出端的电平与相关读出输出端的相应电平进行比较以便产生比较的结果。此后，列的读入/读出放大器的比较结果在逻辑上相互结合，以便用这种方法产生一个列误差信号。因而，例如，比较的相应结果可与另一个结果以级联方式相结合，并可确定不同逻辑状态是否存在于一列的读入/读出放大器之一中。最好是提供用于产生选择信号的控制设备。例如，该控制设备可协调各种时钟信号到输出触发器时钟输入端的应用，并协调对应信号到数据输入端的应用。

在一个优选的改进中，第一和第二多路复用器的电源电压可被独立切换。因为主要在将配置数据写入存储器单元阵列期间或在比较写入存储器单元阵列参考数据的验证操作模式期间使用该多路复用器，所以当FPGA芯片以正常模式操作时可采用一种电流节约方式关掉这些多路复用器。在正常模式中，由于它们的配置移位寄存器中的配置比特的关系，可配置逻辑单元根据其配置按照逻辑功能操作。

在根据本发明的FPGA设备的一个替换实施例中，耦合到相应位线的每个存储器单元均与相应可配置逻辑单元的开关晶体管相耦合。在这种结构中，开关晶体管定义了可配置逻辑单元的逻辑功能。

附图说明

本发明进一步的有益改进和实施例是从属权利要求和下列说明书的主题，并且参考附图将更详细地阐述本发明的进一步的有益改进和实施例，其中：

图1示出了根据先有技术的可配置逻辑单元；

图2示出了根据先有技术的非易失性FPGA的图解表示；

图3示出了根据本发明的电路布置的第一实施例的图解表示；

图4示出了根据本发明的电路布置的方框图；

图5示出了在写入模式中的根据本发明的电路布置的第二实施例的图解表示；

图6示出了在配置模式中的根据本发明的电路布置的第二实施例；

图7示出了根据本发明的电路布置的第三实施例的方框图；

图8示出了根据本发明的FPGA的图解表示；以及

图9示出了用于位线的根据本发明的读入/读出放大器。

除非另有规定，相同的或功能上相同的元件被提供以相同的参考符号。

具体实施方式

图3示出了根据本发明的互连的第一实施例，所述互连具有耦合到相关可配置逻辑单元的非易失性存储器的输出触发器。显示了设置在一列中的若干触发器1、2、3、4，其在所有情况下均具有数据输入端5、数据输出端6以及时钟输入端7。所示的触发器1、2、3、4在所有情况下都是可编程逻辑单元(此处未更详细显示)的一部分。例如在图1中所示出并提供的根据先有技术的操作中，触发器1、2、3、4用作输出触发器，以输出相应逻辑单元的查找表的输出信号。

根据本发明，第一触发器2的数据输入端5在所有情况下均经由开关8可切换地连接到第二输出触发器1的数据输出端6。向输出触发器1、2、3、4的时钟输入端7提供一个公共时钟信号CLK。此外，提供了存储器单元阵列9，其用作可配置逻辑单元的配置数据的存储器。相应的非易失性存储器单元10在所有情况下均被提供在位线11与字线12的交点处。

在此处所示示例中，显示了四条位线11，其在所有情况下均经由读入/读出放大器13耦合到输出触发器1、2、3、4的数据输出端6。尤其，读入/读出放大器13因为集成在FPGA中的存储器单元阵列或配置存储器的关系而用作信号电平转换器，且可以按照各种生产技术来生产用于确定逻辑功能的其余元件。此后，有可能借助于读入/读出放大器13来匹配这些技术之间的相应逻辑电平。

字线12在所有情况下均经由读入/读出放大器14耦合到字线解码器15。向字线解码器15提供字线寻址信号WA，其在读入配置存储器9和从配置存储器9中读出期间对相应的存储器单元10进行寻址。

耦合到位线11的非易失性存储器单元10的数目与可配置逻辑单元的配置比特的数目相对应，所述可配置逻辑单元与相应输出触发器1有关。

因此，本发明提供了将输出触发器1连接在一起以形成移位寄存器的可能性。在这种结构中，与第0行或位线11有关的输出触发器1的数据输出端6此后连接到与第一行有关的输出触发器2的数据输入端5。与第一行有关的输出触发器2的数据输出端6连接到与第二行有关的输出触发器3的数据输入端5，以及触发器3的数据输出端6连接到与第三行有关的输出触发器4的数据输入端5。因而，有可能向由此形成的移位寄存器链连续地传送配置数据CDIN。

一旦输出触发器1、2、3、4已经被填充了配置比特，那么就可根据字地址信号CA由读入/读出放大器13、14将这些位写入到非易失性存储器单元10中。此后重复M次这一过程以便向存储器单元阵列9写入完整的配置数据。

在随后的配置阶段，如在随后的正文(例如在图6中)中所详细阐述的那样，配置比特被读入可配置逻辑单元的配置移位寄存器(此处未显示)中，所述配置比特被分别存储在同一位线11的或同一行的非易失性存储器单元10中。

在相应FPGA芯片的正常操作模式中，开关8(最好被构造为可控开关)此后被打开，以便输出触发器1、2、3、4仅用于与相应可配置逻辑单元有关的查找表的相应数字输出信号的(定时)输出。

图4借助于相应可配置逻辑单元的输出触发器2示出了输出触发器周围的根据本发明的电路布置16的优选实施例。输出触发器2具有一个数据输入端5、一个数据输出端6以及一个时钟输入端7。

数据输入端5在第一多路复用器17之后，第一多路复用器17的输出端18连接到数据输入端6。第一多路复用器17依据选择信号CSEL1来切换提供给其第一输入端19的信号FFO0或相应逻辑单元(此处未显示)的查找表的输出信号LTO1，所述信号FFO0是第二输出触发器(此处未显示)的输出信号，所述输出信号LTO1被传导到第一多路复用器17的第二输入端20。借助于第一多路复用器17，依据选择信号CSEL1在操作模式或正常操作模式之间的转接是可能的，在所述操作模式中通过提供另一个输出触发器(读取模式)的输出信号FFO0而形成移位寄存器链，在正常操作模式中相关查找表的输出信号LTO1作为输入信号被提供给输出触发器2。

第二多路复用器21具有第一输入端22以及第二输入端23，向所述第一输入端22提供读时钟信号CCLK，向所述第二输入端23提供逻辑单元时钟信号CLK1。第二多路复用器21的输出端24连接到输出触发器2的时钟输入端7。第二多路复用器21依据第二选择信号CSEL2而将读时钟信号CCLK或逻辑单元时钟信号CLK1切换到输出触发器2的时钟输入端7。因而，取决于操作模式的两种不同时钟操作是可能的。

例如，可将读时钟信号CCLK作为经由输出触发器2根据本发明的互连中的移位寄存器链而进行逐位传送的时钟信号，在所述输出触发器2中将输出信号FFO0提供给输入端5。相反，在正常操作中，有可能借助单个逻辑单元时钟信号CLK1定时每个可配置逻辑单元的输出触发器2。

图5图解表示地示出了在FPGA芯片中根据本发明的电路16的使用。FPGA设备28的图解表示通过例子的方式示出了如图4中所示的三个电路布置16以及根据图3的一个存储器单元阵列9。

查找表25、26、27的输出信号LTO0、LTO1、LTO2被传导到第一多路复用器17。此外，连续配置数据DCIN被传到第0行的第一多路复用器17。第0行的输出触发器1的数据输出端连接到第一行的第一多路复用器17，并且第一行的输出触发器2的信号被传到第二行的第一多路复用器17。此外，在所有情况下均向第二多路复用器21提供读时钟信号CCLK，并在所有情况下向第二多路复用器21提供一个单元时钟信号CLK0、CLK1、CLK2。

因此，在将配置数据读入存储器单元阵列的阶段中，输出触发器1、2、3被互连以形成移位寄存器链，担当移位寄存器单元的输出触发器1、2、3在所有情况下均共同地由读时钟CLK来定时。由公共选择信号CSEL来控制多路复用器17、21。在三个时钟周期之后，此处以例子方式示出的三元件移位寄存器1、2、3被填充，并且在每行中经由读入/读出放大器13、14和字线解码器15来加载非易失性存储器单元10。重复这一过程直到为存储器单元阵列9中的每个可配置逻辑单元M都存储了配置比特。因而相应FPGA芯片28包含其操作所必需的配置数据。这个读入阶段被继之以各个可配置逻辑单元的配置阶段，在该配置阶段中配置移位寄存器被填充配置比特。

图6还示出了根据本发明的FPGA设备28的一部分。图6还示出了具有第一输出触发器1的可配置逻辑单元的配置移位寄存器29，以及与第二输出触发器2相关的、可配置逻辑单元的相应配置移位寄存器30。配置移位寄存器29、30在所有情况下都具有M个用于存储配置比特的移位寄存器单元31。在根据图5阐述的读入阶段结束之后，即已经借助于选择信号将连续配置数据CDIN读入到由输出触发器1、2所组成的移位寄存器链中并存储在存储器单元阵列9中之后，对可配置逻辑单元来说配置阶段开始。

在配置阶段，存储在存储器单元阵列9中的配置数据被写入到配置移位寄存器29、30中。为了这个目的，向配置移位寄存器29、30提供配置时钟信号LCLK，并且与相应位线耦合的读入/读出放大器13具有一个读入输入端32和一个读出输出端33。读入输入端32连接到相应输出触发器1、2的相应数据输出端，并且相应的读出输出端33直接连接到配置移位寄存器29、30的一个输入端34。

在该配置阶段，存储在耦合于相应位线11的存储器单元10中的配置比特作为由配置时钟信号LCLK进行定时的、连续的单元配置数据SCD0、SCD1而被写入到配置移位寄存器29中。

因而由配置比特来定义该相应可配置逻辑单元的逻辑操作。这意味着，相应查找表25、26转换一种所期望的布尔操作，所述布尔操作将相应的输入数据PD0、PD1转换成查找表的输出信号LTO0、LTO1。然后，在FPGA芯片28的正常操作中，这些输出信号LTO0、LTO1依次被传到用于暂时存储的输出触发器1、2的数据输入端。

图7示出了根据本发明的电路布置35的一个改进。扩展电路布置35还允许执行一种验证模式以便检验配置比特正确地写入非易失性存储器单元中。

改进的电路布置35本质上具有与图4所示电路布置16相同的元件。它示出了具有一个数据输入端5、一个数据输出端6以及一个时钟输入端7的输出触发器2。时钟输入端7在多路复用器21之后，所述多路复用器21依据选择信号CSEL2而切换读时钟信号CCLK或逻辑单元时钟信号CLK1。

输出触发器2的输出信号FFO1在数据输出端6处并且经由可控制开关8被传到读入/读出放大器13的读取输入端32。开关8可经由另一个选择信号CSEL4而被控制。如图3和5中已经示出的那样，读入/读出放大器13与相应位线耦合，所述相应位线依次连接到非易失性存储器单元。

输出触发器2的数据输入端5也在多路复用器17之后，所述多路复用器17具有三个输入端19、20、37，相应查找表的输出信号LTO1、另一个输出触发器(此处未显示)的输出信号FFO0或者读取信号SCD1′被提供给这三个输入端，其中读取信号SCD1′可在读入/读出放大器13的读出输出端33处被拾取并且经由另一个可控开关38而被可切换地提供给多路复用器17的相应输入端37。另一个可控开关38经由另一个选择信号CSEL3而被控制。多路复用器17经由第一选择信号CSL1而被控制。

可借助于可控开关38而将读取信号SCD1′提供给多路复用器17或者配置移位寄存器30。配置移位寄存器30具有移位寄存器单元31并且能够借助于配置时钟信号LCLK而被定时。在参考图6描述的配置模式中，读出信号SCD1′被从存储器单元阵列经由开关38传到配置移位寄存器30。

在前面所描述的读入模式中，其中配置比特被读入到存储器单元阵列(此处未显示)，信号FFFO0经由第一多路复用器17被传到数据输入端5并且通过触发器2被连续传导以便输出信号FFO1被提供给相应列中的另一个触发器，所述信号FFFO0是另一个输出触发器的输出信号。一旦象前面所描述的那样填充了移位寄存器，那么就切换开关8以便能够借助于读入/读出放大器13将存储在输出触发器2中的相应比特值写入到非易失性存储器单元中。

此后，所述改进电路35允许对写入到非易失性存储器单元中的配置比特进行验证。一旦经由读入/读出放大器13将存储在输出触发器2中的配置比特写入到相应非易失性存储器单元中，则相应读入/读出放大器13可借助于适当的比较电路而将出现在它的读入输入端32处的信号(也就是所写入配置比特的逻辑电平，由于如前所述它当前仍然存储在输出触发器中)与出现在它的输出端36处的信号相比较。此后，出现在它的输出端36处的信号与存在于所寻址(由此处未显示的字线解码器)的非易失性存储器单元中的字节的逻辑电平相对应。如果之前的写入处理是无误差的，那么读入输入端32和输出端36处的两个逻辑电平彼此相当。如果情况不是这样，那么在写入非易失性存储器单元期间出现了误差，这可通过读入/读出放大器13发信号告知。例如，可输出相应的误差信号ES。

借助于根据本发明的电路布置35，还可能执行另一个对可配置逻辑单元的操作验证。为了这个目的，在执行了配置阶段(即用对应的配置比特来填充配置移位寄存器)之后，输出触发器2再一次被切换成移位寄存器链并且被填充以所期望的参考输出数据，这些所期望的参考输出数据被写入到存储器单元阵列9的一列存储器单元中。当测试输入数据被施加到可配置逻辑单元上时，希望这些参考输出数据作为相应查找表的输出信号LTO1。

在对可配置逻辑单元可操作性的这个验证模式的另一个阶段，此后输出触发器2作为用于可配置逻辑单元的传统输出触发器操作。根据可配置逻辑单元而执行该测试数据，所述可配置逻辑单元于是向相应触发器提供相应查找表的输出信号LTO1。对应准备的读入/读出放大器13此后将存在于读出触发器2中的配置逻辑操作结果与存储在存储器单元阵列的非易失性存储器单元中的对应期望参考数据项进行比较。如果两个数据项相同，则相应FPGA芯片或所配置的逻辑单元正在正确地操作。

图8图解地示出了根据本发明的改进电路布置28在FPGA设备39中的使用。该互连本质上相应于图3、5和6中所示的互连。此外，示出了控制设备40，其提供选择信号CSEL1-CSEL4并利用字地址信号WA来控制字线解码器15并协调读入/读出放大器13、14。

图9示出了读/写放大器13的一个优选实施例。读/写放大器13具有一个读入输入端32、一个读出输出端33和一个耦合到相应位线11的输出端36。将信号SCDOUT1(其要被写入到与位线11耦合的存储器单元中)被写入转换器41转换成适当的电平形式且被施加到位线11。类似的读转换器42将存在于一个位线处的信号SCD1转换成数据处理所需的相应逻辑电平并将它们馈送给读出输出端33。

读入输入端32和读出输出端33被耦合到比较设备43，所述比较设备43依据输入端或输出端出现的信号产生比较结果ES。其结果是，例如有可能借助于比较设备43将与读入输入端32相耦合的读出触发器的内容同与位线11相耦合的存储器单元的存储器单元内容进行比较，所述存储器单元的内容由读转换器42来放大。这样做例如是为了验证配置数据到存储器单元的写入或者如上根据图7所述的那样为了检验配置逻辑单元的可操作性。

此处示出的读入/读出放大器13还具有一个逻辑“与(AND)”门44，其中向该逻辑“与”门44提供比较结果ES和另一个读入/读出放大器(此处未显示)的误差信号SV2。由此，“与”门44提供此处所考虑的读入/读出放大器13的误差信号SV1。另一个读入/读出放大器的误差信号或者与直接相邻的位线11有关的读入/读出放大器的误差信号被传到读入/读出放大器13的误差输入端45。读入/读出放大器13的误差信号SV1可在误差输出端46处被拾取。

此处的图9中所示的读入/读出放大器13的示范实施例允许形成和估计相应误差信号SV2、SV1。作为这种“与”组合的结果，例如有可能在第0行的对应读入/读出放大器(例如图8所示)处拾取全局误差信号。

因而本发明提供了一种使得互连输出触发器以使形成移位寄存器链成为可能的电路布置，所述输出触发器存在于可配置逻辑单元中。其结果是，能够以读入模式经由以这种方式形成的移位寄存器链将配置数据从非易失性存储器单元的存储器单元阵列写入到配置存储器中。这可能无需在其它情况下将被使用的进一步的接线开支。

此外，根据其示范性实施例，根据本发明的电路布置允许存储在非易失性存储器单元中的配置数据在配置阶段被读入到可配置逻辑单元的相应配置移位寄存器中。另外，根据本发明的电路或者根据本发明的FPGA设备分别提供验证模式，在所述验证模式中检验配置数据是否被正确写入到配置存储器。这尤其通过根据本发明的读入/读出放大器的结构和所提供的多路复用器的互连实现。

在另一个验证模式中，还可能通过将参考数据读入到存储器单元阵列中而检验可配置逻辑单元的正确操作。根据本发明，由于输出触发器形成的移位寄存器，读入也可能发生。此后测试输入数据被传到可配置逻辑单元中，并且由读入/读出放大器比较对应的逻辑输出数据和存储器单元阵列中的参考数据。

本发明尤其适合于FPGA芯片中的应用，其中以列形状排列构造了可配置逻辑单元。此后尤其简单的是使所提供的读出触发器进行互连以形成移位寄存器。本发明还使得有可能使用提供于配置存储器中的读入/读出放大器进行所描述的验证模式。由输出触发器所组成的移位寄存器进行配置数据的传送还允许将配置数据写入非易失性存储器单元或仅部分地在非易失性存储器单元中进行改变。利用非易失性存储器单元的矩阵形状排列，有可能借助于超出相应可配置逻辑单元所需要的配置比特数目来进行简单扩展，用以存储许多配置数据记录。另外，有可能以一种简单的方式在不同操作模式期间断开根据本发明的电路布置的一部分或者降低电源电压。这降低了相应FPGA的电流消耗。

参考标记表

LC                    可编程逻辑单元

CM                    配置移位寄存器

CB                    配置比特

LUT                   查找表

PD                    输入数据

MUX1，MUX2            多路复用器

LTO                   输出信号

FFO，FFO’                           触发器输出信号

DFF                   D型触发器

D                     数据输入端

Q                     数据输出端

CK                    时钟输入端

LC1，LC2，LCN         可编程逻辑单元

A1，A2，AN            输出

CM1，CM2，CMN         配置移位寄存器

PD1，PD2，PDN         输入数据

SW1，SW2，SWN         开关

FFO1，FFON            触发器输出信号

SCD1，SCD2，SCDN      串行配置数据

CCLK                  时钟信号

ISR                   移位寄存器

Z1，Z2，ZN            移位寄存器单元

CD                    配置数据

MCA                   存储器单元阵列

FPGA                  设备

NVMC                  非易失性存储器

WL1，WL2，WL3         字线

BL1，BL2，BL3         位线

CLK1                  时钟信号

CSEL，CSEL1，CSEL2，    选择信号

ES                      误差信号

SV1，SV2                误差信号

WA                      字线地址

1，2，3，4              触发器

5                       数据输入端

6                       数据输出端

7                       时钟输入端

8                       开关

9                       配置存储器

10                      存储器单元

11                      位线

12                      字线

13                      位线读入/读出放大器

14                      字线读入/读出放大器

15                      字线解码器

16                      电路布置

17                      多路复用器

18                      输出端

19，20                  输入端

21                      多路复用器

22，23                  输入端

24                      输出端

25、26、27              查找表

28                      FPGA设备

29，30                  配置移位寄存器

31                      移位寄存器单元

32                      读入输入端

33                      读出输出端

34                      输入端

35            根据本发明的电路布置

36            输出端

37            输入端

38            可控开关

39            FPGA设备

40            控制设备

41            写转换器

42            读转换器

43            比较设备

44            与门

45            输入端

46            输出端

Claims (22)

1.一种用于操作输出触发器(1、2、34)以传送配置数据(CDIN)的电路布置(16、35)，所述输出触发器被提供在FPGA设备(28、39)的可配置逻辑单元之中，包括：

-分配给相应可配置逻辑单元的多个输出触发器(1、2、3、4)，每个输出触发器具备至少一个数据输入端(5)和一个数据输出端(6)；

-其中借助于集成在FPGA设备(28、29)中的开关装置(8)，第一输出触发器(2)的数据输入端(5)可切换地连接到第二输出触发器(1)的数据输出端(6)以便形成移位寄存器(1、2、3、4)。

2.如权利要求1所述的电路布置(16、35)，其中相应输出触发器(1、2、3、4)的数据输出端被继之以一个用于信号电平转换的装置(13)。

3.如权利要求1或2所述的电路布置(16、35)，其中FPGA设备(28、29)具备一个用于存储配置比特的、集成的非易失性存储器(9)。

4.如在前权利要求中至少一个所述的电路布置(16、35)，其中相应逻辑单元的查找表(25、26、27)的输出信号(LTO0、LTO1、LTO2、LTO3)可被提供给相应输出触发器(1、2、3、4)的数据输入端(5)。

5.如权利要求4所述的电路布置(16、35)，其中相应第一输出触发器(2)的数据输入端(5)放在第一多路复用器(17)之后，用于切换相应查找表(25、26、27)的输出信号(LTO0、LTO1、LTO2、LTO3)或者第二输出触发器(1)的输出信号(FPO0)，可借助于第一选择信号(CSEL1)控制所述第一多路复用器。

6.如在前权利要求中至少一个所述的电路布置(16、35)，其中至少一个输出触发器(1、2、3、4)具有时钟输入端(7)，其中读入时钟信号(CCLK)或者逻辑单元时钟信号(CLK1、CLK2、CLK3)被可切换地提供给该时钟输入端(7)。

7.如权利要求6所述的电路布置(16、35)，其中用于切换读入时钟信号(CCLK)或者相应逻辑单元时钟信号(CLK1、CLK2、CLK3)的第二多路复用器(21)放在相应输出触发器(1、2、3、4)的时钟输入端(7)之前，可借助于第二选择信号(CSEL2)控制所述第二多路复用器(21)。

8.如权利要求5和7所述的电路布置(16、35)，其中第一选择信号(CSEL1)和第二选择信号(CSEL2)是相同的。

9.如在前权利要求中至少一个所述的电路布置(16、35)，其中输出触发器(1、2、3、4)被构造为时钟边缘控制D型触发器。

10.如在前权利要求中至少一个所述的电路布置(16、35)，其中相应输出触发器的数据输出端(6)连接到用于存储器单元阵列(9)的位线(11)的读入/读出放大器(13)。

11.如权利要求10所述的电路布置(16、35)，其中读入/读出放大器(13)具有一个信号电平转换器。

12.如权利要求10或11所述的电路布置(16、35)，其中相应位线(11)与用于存储配置比特的、预定数目为M的存储器单元(10)相耦合，该存储器单元(10)被设置在相应字线(12)与位线(11)的交点处。

13.如权利要求12所述的电路布置(16、35)，其中字线(12)的数目对应于一个可配置逻辑单元的配置比特的数目M。

14.如在前权利要求10-13中至少一个所述的电路布置(16、35)，其中读入/读出放大器(13)在所有情况下均具有一个用于将数据(SCDOUT1)读入与相应位线(11)耦合的存储器单元(10)中的读入输入端(32)和一个用于将配置数据(SCDIN)输出给相应可配置逻辑单元的读出输出端(33)。

15.如权利要求5和14所述的电路布置(16、35)，其中相应第一多路复用器(17)具有第三输入端(37)，读入/读出放大器(13)的相应读出输出端(33)与该第三输入端相连接，且所述第三输入端用于将配置数据的配置比特切换给相应输出触发器(1、2、3、4)的数据输入端(5)。

16.如权利要求14或15之一所述的电路布置(16、35)，其中读入/读出放大器(13)的相应读出输出端(33)被可切换地连接到相应可配置逻辑单元的配置移位寄存器(29、30)以便传送配置比特。

17.如在前权利要求14-16中至少一个所述的电路布置(16、35)，其中相应读入/读出放大器(13)具有一个用于将存在于读入输入端(32)中的数据项与存在于读出输出端(33)中的数据项进行比较并输出比较结果(ES)的逻辑设备(43)。

18.一种FPGA设备(28、39)，其具有多个可配置逻辑单元、具有多个如权利要求8-14中至少一个所述的电路布置(16、35)并且具有一个非易失性存储器单元阵列(9)，该可配置逻辑单元按列设置并且能够借助于相应列的输出触发器(1、2、3、4)形成一个移位寄存器。

19.如权利要求18所述的FPGA设备(28、39)，其中列读入/读出放大器(13)的比较结果(ES)在逻辑上彼此相结合(44)以便产生列误差信号(SV1)。

20.如权利要求18或19所述的FPGA设备(28、39)，其中提供控制设备(40)以产生选择信号(CSEL1，…，CSEL4)。

21.如在前权利要求18-20中至少一个所述的FPGA设备(28、39)，其中第一或第二多路复用器(17、21)的电源电压可被独立地断开连接。

22.如在前权利要求18-21中至少一个所述的FPGA设备(28、39)，其中与相应位线(11)耦合的每个存储器单元(10)均与相应可配置逻辑单元的开关晶体管耦合，所述开关晶体管定义了可配置逻辑单元的逻辑功能。

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