CN1241206C - 具有带双寄存器的页缓存器的存储器设备及其使用方法 - Google Patents

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Abstract

一种存储器设备，包括：存储单元阵列，用于存储数据；以及Y门电路，用于选通存储于一组存储单元中的数据。页缓存器连接在存储单元阵列与Y门电路之间。页缓存器包括相应于组中每一存储单元的双寄存器。双寄存器包括第一寄存器和相关联的第二寄存器。第一寄存器和第二寄存器适合彼此间、与存储单元阵列的元、与Y门电路交换数据。

Description

具有带双寄存器的页缓存器的存储器设备及其使用方法
本申请要求2001年7月23提交的美国临时申请第60/307572号的优先权，后者引用与此，以资参考。
                           技术领域
本发明涉及半导体存储器设备领域，更明确指具有带双寄存器的页(page)缓存器电路的闪速存储器设备。
                           背景技术
半导体存储器设备最近的趋势是高度集成、大容量和支持***高速运行。这些趋势同样针对易失性存储器(例如，动态随机访问存储器(DRAM)和静态随机访问存储器(SRAM))和非易失性存储器(例如，闪速存储器)。
闪速存储器通常分为或非(NOR)类型闪速存储器以及与非(NAND)类型闪速存储器。NOR类型闪速存储器用于须高速无序阅读少量信息的应用，而NAND类型闪速存储器用于须顺序阅读信息的应用。
闪速存储器设备用存储单元(cell)存储数据。存储单元包括元晶体管。每个元晶体管有一个控制极和一个浮动门(floating gate)。由于闪速存储器设备通过绝缘薄膜使用隧道效应(tunneling)存储信息，需要花费一些时间来存储信息。
为了在短时间内存储大量信息，NAND类型闪速存储器使用亦被称作页缓存器电路的寄存器。大量的数据从外部提供，快速存储在存储区。它们首先存储在寄存器，并从那里存储到存储单元中。
在传统NAND类型闪速存储器情况下，一页数据的大小不超过512字节。如果假定NAND类型闪速存储器的程序时间(或信息存储时间)是大约200到500微秒，一个字节的数据在100纳秒时间段内从外部装载到页缓存器电路，装载512字节信息到页缓存器电路花费大约50微秒。
图1显示了现有技术的一个特定例子。图1的直接文档是来自美国专利号5,831,900(那个文档的图7)。对现在的讨论已增加了附加标记。
图1的设备显示：在页缓存器20-i被周围电路复位后，数据从数据线IO装载到锁存器30。装载到锁存器的数据通过晶体管Q4被编程到存储单元2-1、2-2、2-3(通常通过接收一个适合的编程命令信号)。此编程过程通常用于编程NAND闪速存储器。
然而此过程有限制。在此编程操作中，如果要将数据装载到锁存器30中，它将不得不进行等待，直到先装载的数据在前面的程序循环中完成编程。如上所述，向锁存器30的数据装载以字节为单位进行(例如，8比特)。所以，将数据加载到2048字节大的一页将花费很长时间。这是因为锁存器30继续存储数据直到寄存器信息被存储到合适的相应存储单元中。
现有技术的另一个问题是向后复制(copy back)问题。有时，需要从第一页向第二页数据执行复制操作。如果希望在第一页存储单元的数据通过晶体管Q7被锁存到锁存器30后执行复制操作，那么，锁存的数据通过晶体管Q4被编程到第二页。在这种情况下，复制到第二页的编程数据因为锁存电路被翻转。换句话说，1变成0，0变成1。此问题在现有技术中通过向存储单元阵列提供标记元并依据数据是否被翻转更新它们的值来解决。
图2显示了现有技术中这个问题的一个特别例子。本文件的图2是来自美国专利第5,996,041号(那个文档的图8和图9)。对现在的讨论已增加了附加标记。
图2中显示了向后复制功能。存储单元阵列内的第一页数据被装载到一个页缓存器。然后，数据被复制到阵列中的另一处，但以相反的形式。右边的比特是标记元，指明数据是相反的形式。
现有技术对存储器设备可变为多大是受限的。例如，如果假定页缓存器电路可临时存储2048字节信息，当1字节信息被装载到页缓存器电路要100纳秒时，装载2048字节信息要花费大约200微秒。因此，装载时间基本与200到500微秒的信息存储时间(或编程时间)相似。因此，装载时间极大地影响了NAND类型闪速存储器的信息存储特性。
随着NAND类型闪速存储器的集成度增加，与传统的闪速存储器相比，须处理越来越大量的数据。且须在不有损信息存储特性的情况下处理。
                           发明内容
本发明克服了现有技术的这些问题和限制。
为此，本发明提供一种非易失性的存储单元设备，包括：存储单元阵列，用于存储数据；Y门电路，用于响应列地址信号，选通要存储于一组存储单元中的数据；页缓存器，用于通过检测节点耦合在存储单元阵列与Y门电路之间，页缓存器包括一个相应于组中每一存储单元的第一寄存器以及相关联的第二寄存器，其中检测节点共同连接到第一和第二寄存器，其中，第一寄存器被用于向存储单元写数据，相关联的第二寄存器被用于通过Y门电路并发地存储外部的数据。
第一和第二寄存器被用于彼此、与存储单元阵列的元、以及Y门电路交换数据。
本发明还提供一种对非易失性存储器设备的编程方法，包括：提供非易失性存储器设备，其包括：存储单元阵列，用于存储数据；Y门电路，用于响应列地址信号，选通存储于存储单元阵列中的数据；页缓存器，用于通过检测节点耦合在存储单元阵列与Y门电路之间，页缓存器包括通过Y门电路存储数据的第一寄存器以及用于向存储单元阵列中的存储单元写数据的第二寄存器，其中检测节点共同耦合到第一和第二寄存器；让第一外部数据通过Y门电路；然后，在页缓存器的第一寄存器中存储第一外部数据；然后，通过检测节点在页缓存器的第二寄存器中存储第一外部数据；然后，通过检测节点在存储单元阵列的第一单元中存储第一外部数据。
本发明还提供一种对非易失性存储器设备的编程方法，包括：提供非易失性存储器设备，其包括：存储单元阵列，用于存储数据；Y门电路，用于响应列地址信号，选通存储于存储单元阵列中的数据；页缓存器，用于通过检测节点耦合在存储单元阵列与Y门电路之间，页缓存器包括通过Y门电路存储数据的第一寄存器以及用于向存储单元阵列中的存储单元写数据的第二寄存器，其中检测节点共同耦合到第一和第二寄存器；将存储单元阵列中的第一单元的数据存储到页缓存器的第一寄存器；然后，将数据存储到页缓存器的第二寄存器；然后，将数据存储到存储单元阵列的第二单元。
本发明还提供一种对非易失性存储器设备的通过/失败检查方法，包括：提供非易失性存储器设备，其包括：存储单元阵列，用于存储数据；Y门电路，用于响应列地址信号，选通存储于存储单元阵列中的数据；页缓存器，用于通过检测节点耦合在存储单元阵列与Y门电路之间，页缓存器包括通过Y门电路存储数据的第一寄存器以及用于向存储单元阵列中的存储单元写数据的第二寄存器，其中检测节点共同耦合到第一和第二寄存器；通过检测节点，转储第一存储单元的数据到页缓存器的第一寄存器；通过检测节点，转储存储于页缓存器电路的第一寄存器的数据到第二寄存器，检查第二寄存器中的数据。
最好，在上述通过/失败检查方法中，启动隔离开关，以连接第一寄存器和第二寄存器。
与现有技术相比，本发明充分允许更快的数据存储以及更有利的向后复制。因此依据本发明的存储器性能有所提高。
                           附图说明
本发明通过如下参照附图进行的详细描述，可变得更清晰，其中：
图1是现有技术中含有页缓存器的存储器电路的示意图。
图2表示现有技术中向后复制操作，并且因为翻转了数据需要标记比特。
图3是依据本发明实施例制造的半导体存储器设备的方框图。
图4是图3的存储器的阵列方案的示意图。
图5是图3的设备的页寄存器以及Y门电路的详细电路图。
图6是说明了依据本发明实施例的编程方法的流程图。
图7是完成图6的方法的信号命令的时序图。
图8描述了当应用图7的信号命令时图5的电路中数据的流动。
图9是用于在图3的设备执行读取方法的信号命令的时序图。
图10描述了当应用图9的信号命令时图5的电路中数据的流动。
图11是说明依据本发明实施例的向后复制方法的流程图。
图12是为了在图3的设备中执行依据本发明实施例的向后复制方法的信号命令的时序图。
图13描述了按照图12的第一部分信号命令，数据被从存储单元传输到页缓存器中。
图14描述了按照图12的第二部分信号命令，数据被从页缓存器传输到存储单元中。
图15是说明依据本发明实施例的删除方法的流程图。
图16是用于在图3的设备中执行删除方法的信号命令的时序图。
图17描述了当应用图16的信号命令时图5的电路中数据的流动。
图18描述了对两种替换的存储器设备设计采用多大存储量。
图19是一个表，说明了对存储器设备的各种设计选择，包括图18中的两个。
图20是说明1块排列的方框图。
图21是一个时间顺序图，说明了依据本发明，数据如何被装载以实现更高的容量。
                         具体实施方式
如上所述，本发明提供了半导体存储器设备及其使用方法。在此详细描述本发明。
参照图3，描述了依据本发明制造的存储器设备100。存储器设备100可为与非闪速存储器。存储器设备100有存储单元阵列110来存储数据、页寄存器和检测放大器(sense amplifier，S/A)块120、以及用于选通存储在一组存储单元中的数据的Y门电路130。页寄存器和S/A块120连接在存储单元阵列110以及Y门电路130之间。
页寄存器和S/A块120包括页缓存器122。页缓存器包括依据本发明的双寄存器，将在以下更详细描述。
设备100还包括附加部分，像X-缓存锁存器和解码器，Y-缓存锁存器和解码器，命令寄存器，控制逻辑和高压发生器，以及全局缓存器。它们如显示地那样，如在以下将被理解地那样交换数据、地址以及命令信号。
现在参照图4，举例显示了存储单元的阵列110的排列状况。显示许多交替用BLe、Blo标注的比特线(bit lines)。“e”对应“偶数”，“o”对应“奇数”。每条比特线连接多个存储单元(M1，M2，...，Mm)。
一组存储单元(例如M1)被单独一条字线(word line)(例如WL1)控制。在那个组中的元本文中称作一页单元。
现在参考图5，更详细描述页寄存器和S/A块120以及Y门电路130。
Y门电路130位于页寄存器和S/A块120与数据线131之间。数据线131用于比特D0-D7。
Y门电路130由两个NMOS晶体管132和133组成。晶体管132和133被信号YA和YB控制。信号YA和YB从源自列地址的信息提取。
页寄存器和S/A块120包括含有包括检测节点E的检测线125的单独页缓存器122。一条或多条比特线可在节点E被连接到页缓存器122。在图5的例子中，两条比特线Ble和Blo被连接到节点E。
晶体管141具有：源极，接相应的比特线Ble；漏极，接提供信号VIRPWR的节点；和栅极，接收门控制信号VBLe。
晶体管142具有：源极，接相应的比特线Blo；漏极，接提供信号VIRPWR的节点；和栅极，接收门控制信号VBLo。
提供信号VIRPWR的节点由第一或第二供应电压中任何一个充电。因此，晶体管141和142响应于门控制信号VBLe和VBLo，向比特线Ble和Blo应用第一或第二供应电压。
另外，NMOS晶体管143响应于BLSHFe信号连接比特线Ble到节点E。另外的NMOS晶体管144响应于BLSHFo信号连接比特线Blo到节点E。
页缓存器122因此通过检测线125的节点E与比特线Ble、Blo相连。PMOS晶体管148在读取操作中通过检测线125向比特线Ble、Blo提供电流。PMOS晶体管148连接在电源电压与检测线之间，依据控制信号PLOAD通或断。
重要地，页缓存器122有两个寄存器150、170。现有技术只提供一个这样的寄存器，都接到检测线125。
第二寄存器150也被称作主寄存器150。主寄存器150包括两个NMOS晶体管151、152，两个反相器153、154以及一个PMOS晶体管155。数据存储于由反相器153、154组成的主锁存器156中。PMOS晶体管155组成了对主锁存器156的预充电电路。
第一寄存器170也被称作辅助寄存器170。辅助寄存器170包括两个NMOS晶体管171、172，两个反相器173、174以及一个PMOS晶体管175。数据存储于由反相器173、174组成的主锁存器176中。PMOS晶体管175组成了对主锁存器176的预充电电路。
本发明的页缓存器122的双寄存器(由两个寄存器150、170制成)提供了许多优点。比现有技术更好地执行了功能，证实增加了页缓存器电路的大小。
提供另外的结构来促进和控制两个页缓存器150、170，存储单元阵列110以及Y门电路130之间的数据交换。
接通控制信号PDUMP控制的NMOS晶体管181，以在主寄存器150和辅助寄存器170间传输数据。另外，它被断开将辅助寄存器170与主寄存器150电隔离。这个传输通过检测线125方便地执行。NMOS晶体管181也被称作隔离开关。
NMOS晶体管182、183用于在辅助寄存器170中存储信息。这分别相应于外部输入信号DI和nDI执行。
NMOS晶体管184连接主寄存器150到比特线Ble、Blo中选择的一条，或中断与比特线Ble、Blo中选择的一条的主寄存器150的连接。这在当要被编程的信息从主寄存器150传输到选择的一条比特线时执行。
NMOS晶体管185被控制信号PBDO控制。晶体管185在选择的时间段内，通过选择的一条比特线向页缓存器122外部输出读出的信息。
晶体管186用于检查程序状态，在主寄存器150的节点B提供程序通过/失败信息。
现在描述本发明的方法。
现在参考图6、图7、图8以及图4，描述依据本发明的编程方法。编程是数据从设备外部输入到设备的存储器元的过程。
在图6中用流程图600说明依据本发明实施例的编程方法。流程图600的方法同样可被图3的电路100实现。
依据方框610，第一外部数据通过如电路130的Y门电路。第一外部数据通过送往页缓存器，如页缓存器122。数据可为单个数据或许多数据。甚至可以是一整页数据。
依据下一个方框620，通过方框610的第一外部数据存储于页缓存器的第一寄存器。第一寄存器可为辅助寄存器170。
依据下一个可选方框630，开关被启动以连接第一寄存器和第二寄存器。第二寄存器可为主寄存器150。开关可为被信号PDUMP控制的NMOS晶体管181。
依据下一个方框640，存储于第一寄存器的数据被存储于第二寄存器。
依据下一个可选方框650，开关被启动以隔离第一寄存器和第二寄存器。
依据下一个方框660，存储于第二寄存器的数据被存储于存储单元阵列的元中，这也称作编程。同时，第一寄存器接收第二外部数据并存储其中。因此，可执行信息存储操作而不增加信息装载时间。
在图3的实施例中，方框660中的同时操作由于第一寄存器和第二寄存器的隔离成为可能。也可以采用其他方法。
参考图7和图8，详细描述了本发明的编程方法。图7显示了可应用于图5电路的命令信号。水平轴被分为9个时间段，分别标注为1、2、...9。
图8显示了应用图7的命令信号导致的图5电路中数据怎样传输。图8使用与图7相同的参考时间段，应与图7共同参照。
第一步(时间段1)，取数据线131为地电压，晶体管175被PBSET信号打开。这也被称作对第一页的页缓存器设置。
然后(时间段2)，辅助锁存器176的节点D是处于高状态，NMOS晶体管132和133被接通。因此，数据线上的数据0或1通过应用信号DI和nDI的相位存储于辅助锁存器176。这也被称作第一页数据装载，松散地对应于上述的方框610。
然后(时间段3)，存储的数据从辅助寄存器170传送至检测线125。这通过转换控制信号PDUMP到逻辑高状态完成。在向主寄存器150传输数据前，检测线125和锁存器156的节点A分别被晶体管148和155预充电。
然后(时间段4)，信号被归零。此处理也称作HV允许。
然后(时间段5)，通过预充电，比特线Ble、Blo合适的一个被设置。
然后(时间段6和时间段7)，相应于上述方框660，两个动作同时发生。要被编程的数据通过启动BLSLT信号从主寄存器150传输至选择的比特线Ble，并从那里至存储单元。另外，来自存储器设备外部的下一个要编程的数据被存储于(装载于)辅助寄存器170。
一般，数据装载操作以字节为单位进行，编程操作以页为单位进行。数据装载意味着数据从数据线传输至辅助寄存器170，编程操作意味着数据从主寄存器150传输至存储单元阵列110中的存储单元。如上所述，页单元意味着多个存储单元被一个字线连接和控制。
由于两个动作同时发生，甚至在大量数据情况下，数据存储特性得到了保持。因此，为增加页缓存器电路的大小以页缓存器电路实现辅助缓存器170是非常值得的。
然后(时间段8)，核实读取操作，以及(时间段9)，为下一个装载/编程操作对比特线再一次预充电。
现在参考图9和图10，更详细描述图3设备的读取操作。假定数据从阵列110的一个存储单元被读出，要读出的存储单元的门控制信号应用合适的电压到字线。
图9显示了可被用于图5的电路的命令信号。水平轴被分为6个时间段，分别标注为1、2、...6。
图10显示了应用图9的命令信号导致的图5电路中数据怎样传输。图10使用与图9相同的参考时间段，应与图9共同参照。
简单地讲，通过主寄存器150，旁路辅助寄存器170执行读出操作。这样，辅助寄存器170当以上述方式进行数据装载和数据编程时，不阻隔读取数据。
为了执行稳定的读取操作，比特线Ble和Blo首先通过使VIRPWR信号归零经NMOS晶体管141和142放电，并激励控制信号VBLe和VBLo为高。(时间段1)
同时，PBRST信号从逻辑高状态转换为逻辑低状态，于是主寄存器150(或反相器153的一个输入)的状态被设置为预定状态(例如，逻辑高状态)。
然后，PLOAD信号转为低，因此PMOS装载晶体管148被接通。NMOS晶体管143的控制信号BLSHFe的电压变成为具有NMOS晶体管143门限电压与比特线预充电电压之和的电压。用合适的电压预充电比特线Ble后，BLSHFe信号转为地电压的逻辑低状态。(时间段2)
比特线的预充电电压依据选择的存储单元的状态而变化。例如，在所选择的存储器元是关闭元(off cell)的情况下，比特线的预充电电压继续保持。在所选择的存储器元是开启元(on cell)的情况下，比特线的预充电电压被降低。(时间段3)
如果BLSHFe信号的电压变为介于预充电电压和以前的BLSHFe信号电平间的中间电压，那么当选择存储单元是开启元时，检测线125上的电压通过关闭NMOS晶体管143被保持在电源电压。但是，如果不是这样，检测线125上的电压与比特线Ble电压一同(或与比特线Ble同步)被降低。在BLSHFe信号变为地电压的逻辑低状态过程中，PLOAD信号变为电源电压。
然后，NMOS晶体管152的门控制信号PBLCHM转为电源电压的逻辑高状态，NMOS晶体管151依据检测线状态被接通或断开。结果，检测线125的状态被存储于主寄存器150中。(时间段4)
然后存储于主寄存器150中的数据通过被控制信号PBDO控制的NMOS晶体管185再通过Y门电路传输到数据线。(时间段6)
现在描述依据本发明的向后复制方法。在执行读取操作期间，可能需要通过将在第一地址上从存储单元的第一页读取的数据复制到存储单元的第二页，来执行页复制操作。
现在参考图11，使用流程图1100说明依据本发明实施例的一种向后复制方法。流程图1100的方法也可被图3的设备100实现。
依据方框1110，第一单元的数据被存储于页缓存器的第一寄存器。这可通过读取数据到辅助寄存器170执行。读取可经上面方式执行。
依据下个方框1120，第一寄存器存储的数据被存储到页缓存器的第二寄存器。这通过在辅助寄存器170和主寄存器150间传输读取的数据来执行。此传输可选地包括启动开关以连接第一寄存器与第二寄存器。
依据下个方框1130，第二寄存器的数据被存储于存储单元阵列的第二单元。这可经上面方式以编程操作来执行。
现在参考图12、图13、图14，其更详细描述了图3的设备的向后复制操作。假定数据被从阵列110的原始存储单元中读出到页缓存器122，并在那里向后复制到不同的元。
图12显示了可被用于图5电路的命令信号。水平轴被分为11个时间段，分别标注为1、2、...11。
数据被从元读出到页缓存器。可看到在最初四个时间段1、2、3、4内的信号命令与图10中的基本上一样，除了那些被读到辅助寄存器170而不是主寄存器150的数据。
参考图13，显示了读出到页缓存器的数据。也显示出空白部分，图2的现有技术需要指示存储数据极性(翻转或不翻转)的附加指示比特。
参考图12，数据于是被从辅助寄存器170传输至页缓存器的主寄存器150。这发生在时间段5、6。
然后，数据在时间段7、8、9、10、11内，被从主寄存器150编程到存储器的其它元。可看到在时间段5-11内的信号命令与图8中的基本一样。
参考图14，显示了编程的数据。可以看出，依据本发明数据存储于不同的元，而不翻转它在原始元中的状态。因此，不须包括图2的指示比特，更节省了空间。
现在讨论依据本发明的擦除方法。擦除一般转储(dump)数据。在闪速存储器中，通过向存储单元供应高电压，门限电压值介于-1伏至-3伏之间。寄存器中的数据被转储。
现在参考图15使用流程图1500说明依据本发明的另一实施例在擦除后的核实读取操作。流程图1500的方法也可被图3的设备100实现。
依据方框1510，第一存储单元的数据通过页缓存器的第一寄存器被转储。
依据另一个方框1520，页缓存器电路的第一寄存器中存储的数据通过第二寄存器被转储。
依据另一个可选方框1530，第一寄存器中存储的数据被晶体管186检测是处于还是不处于存储单元的状态。
现在参考图16和图17，描述对图3的设备的擦除方法。图16显示了可被用于图5的电路的命令信号。水平轴被分为6个时间段，分别标注为1、2、...7。
图17显示了应用图16的命令信号导致的在图5的电路中数据怎样被擦除。图17使用与图16相同的参考时间段，应与图16共同参照。
在时间段1和2中，收到擦除执行命令。在时间段3内，比特线Ble和Blo被接地放电。在时间段4内，对第一单元产生核实读取操作。在时间段5内，对第二单元产生核实读取操作。
在时间段6内，数据通过第一寄存器被转储。数据包括存储单元的数据以及来自页缓存器的辅助寄存器170以及主寄存器150的数据。在时间段7内，发生有线或(OR)操作，数据从主寄存器150的节点E被转储。
本发明提供了这样的优点，即使页的大小增加了，存储器的程序时间(或信息存储时间)少量增加或根本不增加。另外，在页缓存器电路上装载信息的时间与页增加的大小成比例增加。
参考图18、图19、图20、图21，其讨论了在存储器中处理大量数据的例子。因此举例说明了本发明的效率。
图18叙述了对于A和B两种情况，对存储器设备的容量计算的存储量有多大。
一个立体的方框叙述了设备的总的存储容量。它可认作块栈，每块是页栈。每页(同样每块)一个字节(B)宽。一个字节等于八个比特，即I/O0-I/O7。
在情况A中，一页是(512+16)528字节长。假定32页的块，264M比特的设备将有2048个块的容量。
本发明使能的情况B中，一页是(2048+64)2112字节长。假定64页的块，1G比特的设备将有1024个块的容量。
图19显示了对包括图18的设备A和设备B的存储器设备的不同设计选择。
图20举例说明了块怎样通过指定数据的连续页为“偶”和“奇”，被从32页重新配置为64页。
本发明获得比现有技术更快的装载时间。这被例子举例说明。假定：
T1＝1字节装载时间＝0.1μs
F2＝1页(对528字节和2112字节两种情况)
T3＝编程时间＝200μs
F4＝1块(这里32页)
于是现有技术的设备对于数据装载、编程、数据装载、编程等所需的时间
总时间(现有技术)＝[(T1×F2)+T3]×F4                   公式(1)
这样算出对528字节的设备需8089.6μs，对2112字节的设备需13158.4μs。因此，不可能在短时间内存储大量的信息到页缓存器(信息存储特性恶化)。
参考图21，依据本发明数据将被更有效地装载及编程。需要的总的时间为：
总时间(本发明)＝(T1×F2)+(T3×F4)公式(2)
这样，对2112字节的设备需6611.2μs，是公式1相应时间的将近一半。这意味着现在可使用大容量(例如，超过2048字节)的页缓存器电路了。
本技术领域的专业人员将能够根据本文中的描述作为一个整体实现本发明。为了提供对本发明更彻底的理解，陈列了大量的细节。在其它例子中，为了给本发明不带来不必要的模糊，没有详细描述广为人知的特性。
本发明以它的优选方式被公开，这里被公开的特别实施例以及举例说明不被认为受限。实际上，对于本技术领域的专业人员来说，依据此描述，明显地本发明可被多种方式修改。发明者认为本发明的主题包括所有这里公开的各种元件、特性、功能和/或特点的组合以及子组合。
所附权利要求限定了一定的被认为新颖的和非显而易见的组合以及子组合。对于其它元件、特性、功能和/或特点的组合以及子组合的其权利要求可存在于本文件中或相关文件中。

Claims (22)

1.一种非易失性的存储单元设备，包括：
存储单元阵列，用于存储数据；
Y门电路，用于响应列地址信号，选通要存储于一组存储单元中的数据；
页缓存器，用于通过检测节点耦合在存储单元阵列与Y门电路之间，页缓存器包括一个相应于组中每一存储单元的第一寄存器以及相关联的第二寄存器，其中检测节点共同连接到第一和第二寄存器，
其中，第一寄存器被用于向存储单元写数据，相关联的第二寄存器被用于通过Y门电路并发地存储外部的数据。
2.如权利要求1所述的设备，还包括：有选择地隔离第一寄存器和第二寄存器的隔离开关。
3.如权利要求1所述的设备，其中，第一寄存器和第二寄存器的每个包括：
锁存器，用于存储数据；和
预充电电路，用于预充电锁存器。
4.如权利要求3所述的设备，还包括：晶体管，连接第一寄存器的锁存器到Y门电路。
5.如权利要求1所述的设备，还包括：
多个比特线，用于在存储单元和页缓存器之间传输数据，
其中两条比特线终止在页缓存器的检测节点。
6.如权利要求5所述的设备，其中第一寄存器通过检测节点向第二寄存器传输数据。
7.如权利要求4所述的设备，还包括：晶体管，选择性地连接检测节点到第一寄存器的锁存器。
8.一种对非易失性存储器设备的编程方法，包括：
提供非易失性存储器设备，其包括：存储单元阵列，用于存储数据；Y门电路，用于响应列地址信号，选通存储于存储单元阵列中的数据；页缓存器，用于通过检测节点耦合在存储单元阵列与Y门电路之间，页缓存器包括通过Y门电路存储数据的第一寄存器以及用于向存储单元阵列中的存储单元写数据的第二寄存器，其中检测节点共同耦合到第一和第二寄存器；
让第一外部数据通过Y门电路；
然后，在页缓存器的第一寄存器中存储第一外部数据；
然后，通过检测节点在页缓存器的第二寄存器中存储第一外部数据；
然后，通过检测节点在存储单元阵列的第一单元中存储第一外部数据。
9.如权利要求8所述的方法，其中，第一外部数据是一整页数据。
10.如权利要求8所述的方法，还包括：启动隔离开关，以在第二寄存器中存储第一数据之前，连接第一寄存器和第二寄存器。
11.如权利要求8所述的方法，其中，Y门电路允许以字节为单位通过第一外部数据。
12.如权利要求11所述的方法，其中，字节单位是八比特。
13.如权利要求8所述的方法，其中，以页为单位将第一数据从第一寄存器存储到页缓存器的第二寄存器。
14.如权利要求8所述的方法，其中以页为单位将第一数据从第二寄存器存储到存储单元阵列的第一单元。
15.如权利要求8所述的方法，还包括：在第一单元存储第一数据的同时，在第一寄存器中接收并存储第二外部数据。
16.如权利要求15所述的方法，还包括：在第一寄存器中接收并存储第二外部数据并且存储第一外部数据之前，启动隔离开关，以隔离第一寄存器和第二寄存器。
17.如权利要求15所述的方法，还包括：
在第一寄存器中接收并存储第二外部数据并且存储第一外部数据之后，在阵列的第二单元存储第二数据；
其中，第一单元通过第一条比特线与第二寄存器相连，第二单元通过第二条比特线与第二寄存器相连。
18.一种对非易失性存储器设备的编程方法，包括：
提供非易失性存储器设备，其包括：存储单元阵列，用于存储数据；Y门电路，用于响应列地址信号，选通存储于存储单元阵列中的数据；页缓存器，用于通过检测节点耦合在存储单元阵列与Y门电路之间，页缓存器包括通过Y门电路存储数据的第一寄存器以及用于向存储单元阵列中的存储单元写数据的第二寄存器，其中检测节点共同耦合到第一和第二寄存器；
将存储单元阵列中的第一单元的数据存储到页缓存器的第一寄存器；
然后，将数据存储到页缓存器的第二寄存器；
然后，将数据存储到存储单元阵列的第二单元。
19.如权利要求18所述的方法，将数据存储到页缓存器的第二寄存器还包括：启动隔离开关，以连接第一寄存器和第二寄存器。
20.如权利要求18所述的方法，其中，数据存储于第二存储单元，而不翻转它在第一存储单元存储时的状态。
21.一种对非易失性存储器设备的通过/失败检查方法，包括：
提供非易失性存储器设备，其包括：存储单元阵列，用于存储数据；Y门电路，用于响应列地址信号，选通存储于存储单元阵列中的数据；页缓存器，用于通过检测节点耦合在存储单元阵列与Y门电路之间，页缓存器包括通过Y门电路存储数据的第一寄存器以及用于向存储单元阵列中的存储单元写数据的第二寄存器，其中检测节点共同耦合到第一和第二寄存器；
通过检测节点，转储第一存储单元的数据到页缓存器的第一寄存器；
通过检测节点，转储存储于页缓存器电路的第一寄存器的数据到第二寄存器，检查第二寄存器中的数据。
22.如权利要求21所述的方法，还包括：启动隔离开关，以连接第一寄存器和第二寄存器。
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