CN1877995A - 一种芯片接口数据传送的方法和装置 - Google Patents

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Abstract

本发明公开了一种芯片接口数据传送的方法，包括步骤：在发送端，对本拍的N位待输出数据与下一拍的N位待输出数据进行按位异或，得到差值图样，N为自然数；当差值图样的码重大于N/2时，输出取反信号，所述下一拍的N位待输出数据取反输出；在接收端，当接收到取反信号时，对所述取反输出的N位数据在对应的拍取反。相应地，还公开一种实现上述方法的芯片接口数据传送的装置。通过本发明，芯片管脚电平同步翻转数目控制在小于等于N/2范围中，进而可以大大减少因管脚同步翻转带来的噪声，减少电源功耗。

Description

一种芯片接口数据传送的方法和装置
技术领域
本发明涉及数据传送技术，具体地说，涉及一种芯片接口数据传送的方法和装置。
背景技术
目前，随着芯片时钟速度的提高，芯片往超大规模方向发展，芯片的管脚越来越多，同步翻转噪声问题成为设计一个可靠的单板的重要问题。
如图1所示，以CMOS输出为例，芯片接口一般为推拉式结构，当发送数据在1和0之间变换时，管脚电平相应进行翻转。如图2所示，在电平翻转时，该电路电压VD要从饱和区经过线性区进入到另一个饱和区。对应的在线形区，将有较大的电流流过电路，这样就会造成较大的电源噪声。芯片接口的输入/输出端带有分布电容，这也会增强翻转时的电源噪声。
如果同时发生电平翻转的管脚很多，一方面电源功耗会增加；另一方面，这种电源噪声的强度很大，通过地平面或电源线耦合到其它部分，将影响电路的正常运行。
因此减少同时翻转的管脚数目对于减少电源功耗，降低电源噪声都有益处，但目前还没有逻辑设计层面上的减少同时翻转管脚数目的技术方案。
发明内容
本发明的目的是提供一种芯片接口数据传送的方法和装置，减少芯片管脚电平同步翻转数目。
为实现上述目的，本发明提供一种芯片接口数据传送的方法，包括以下步骤：
在发送端，对本拍的N位待输出数据与下一拍的N位待输出数据进行按位异或，得到差值图样，N为自然数；
当差值图样的码重大于N/2时，输出取反信号，所述下一拍的N位待输出数据取反输出；
在接收端，当接收到取反信号时，对所述取反输出的N位数据在对应的拍取反。
其中当所述差值图样的码重小于等于N/2时，输出不取反信号，下一拍的N位待输出数据直接输出；
所述取反信号和不取反信号为C位数据，其中C为自然数。
其中所述按位异或的对象为所述本拍的N位待输出数据加所述取反信号或所述不取反信号，与所述下一拍的N位待输出数据加C位设定数据，得到N加C位差值图样；
当差值图样的码重大于(N+C)/2时，输出取反信号，否则输出不取反信号。
本发明还提供一种芯片接口数据传送的装置，包括：汉明距判决模块，位于发送端，接收本拍的N位待输出数据和下一拍的N位待输出数据，对两组数据进行按位异或，并对得到的差值图样判断码重是否大于N/2，当大于N/2时，输出取反信号，所述N为自然数；
取反模块，接收所述下一拍的N位待输出数据和汉明距判决模块发送的取反信号，取反信号触发对所述下一拍的N位待输出数据取反，将取反后的N位数据发送给汉明距判决模块和接收端；
解码取反模块，位于接收端，接收取反模块发送的所述取反后的N位数据和汉明距判决模块发送的取反信号，取反信号触发对所述取反后的N位数据在相应的拍内取反。
其中还包括输出寄存模块，所述输出寄存模块接收所述取反模块发送的N位待输出数据，发送给汉明距判决模块和接收端。
其中还包括编码线寄存模块，所述编码线寄存模块接收所述汉明距判决模块发送的所述取反信号，在对应的拍发送给所述解码取反模块，所述编码线寄存模块单独位于发送端或接收端，或集成于所述解码取反模块中。
其中所述汉明距判决模块包括异或器和码重判决模块，其中
异或器，对所述本拍的N位待输出数据和下一拍的N位待输出数据进行按位异或，将得到的差值图样发送给码重判决模块；
码重判决模块，将差值图样中的码重与N/2比较，如果大于，输出取反信号。
其中所述码重判决模块包括数据1叠加器，数据0叠加器和比较器，其中，
数据1叠加器，叠加所述差值图样中的数据1，将结果输出给比较器；
数据0叠加器，对差值图样中的数据0取反并叠加，将结果输出给比较器；
比较器，比较数据1叠加器和数据0叠加器的输出结果，当数据1叠加器的输出结果大于数据0叠加器的输出结果时，输出取反信号。
其中当所述差值图样小于等于N/2时，汉明距判决模块输出不取反信号。
其中所述汉明距判决模块还接收所述取反信号和所述不取反信号，对所述本拍的N位待输出数据加所述取反信号或所述不取反信号，与下一拍的N位待输出数据加C位设定数据进行按位异或，并对得到的差值图样判断码重是否大于(N+C)/2，当大于(N+C)/2时，输出取反信号，否则输出不取反信号。
由上述技术方案可以看出，在数据传送时，本发明通过用按位异或来统计芯片管脚同步翻转数目，当翻转数目大于N/2时，将待传数据取反传送，使得芯片管脚电平同步翻转数目控制在小于等于N/2范围中，进而可以大大减少因管脚同步翻转带来的噪声，减少电源功耗。
附图说明
图1是现有技术芯片接口结构；
图2是现有技术中电平翻转电压和电流变化图；
图3是本发明原理图；
图4是本发明芯片接口数据传送装置实施例1；
图5是图4中汉明距判决模块的内部结构图；
图6是图5的内部详细结构图；
图7是本发明芯片接口数据传送装置实施例2。
具体实施方式
为更好地了解本发明，先阐述本发明的核心思路。如图3所示，两个宽度为N(N为自然数，表示数据位数，在这里N＝11)的二进制数进行按位异或后，可得到差值图样。差值图样的每一位表示对应位数的两个比特是否不同。如果二进数对应位数的两个比特不同，则差值图样对应的位数为1，反之则为0。
如图3右图所示，如果所述两个二进制数中的任意一个(不是两个同时)取反，得到的差值图样也按位取反。两个差值图样有一个码重(1的个数)小于等于N/2，另一个大于N/2。那么只要通过取反处理，就能保证差值图样都能小于等于N/2。
根据这种核心思路，本发明提供一种芯片接口数据传送的方法：
1、在发送端，将本拍输出总线上的N位待输出数据电平与下一拍N位待输出数据电平进行按位异或，得到差值图样，差值图样为1的位代表总线上的相应位与即将输出的数据的相应位不同。
2、判断差值图样的码重是否大于N/2。
3、如果码重大于N/2，表示下一拍相应位不同的数据位数超过N/2，则需要翻转的位数超过N/2，下一拍输出数据取反输出，这样需要翻转的位数就小于等于N/2，并输出取反信号表示此拍数据为取反输出；否则，当码重小于等于N/2时，下一拍输出数据不取反直接输出。
4、在接收端，如收到取反信号，将接收到的对应拍内的数据电平进行取反。
通过这种方法，将芯片的同时翻转管脚的数目控制在小于等于N/2范围中，进而可以大大减少因管脚同步翻转带来的噪声。
为实现上述方法，本发明提供一种芯片接口数据传送的装置：
如图4所示，本发明提供的芯片接口数据传送的装置包括汉明距判决模块，取反模块，编码线寄存模块，输出寄存模块和解码取反模块。
位于发送端的汉明距判决模块接收输出寄存模块发送的本拍的N位待输出数据和下一拍的N位待输出数据，对两组数据进行按位异或，并对得到的差值图样判断码重。当码重大于N/2时，输出取反信号给编码线寄存模块和取反模块。
取反模块接收N位待输出数据和汉明距判决模块发送的取反信号，取反信号触发取反模块对N位待输出数据进行取反，并将取反后的N位待输出数据发送给输出寄存模块；如果在一拍内取反模块没有接收到取反信号，将N位待输出数据直接发送给输出寄存模块。
输出寄存模块接收取反模块发送的N位数据，相应地该N位数据已经变为本拍的N位待输出数据，在本拍内发送给汉明距判决模块，同时发送给接收端的解码取反模块。
编码线寄存模块接收汉明判决模块发送的取反信号，经过一定的时滞后在对应的拍内发送给解码取反模块。解码取反模块接收编码线寄存模块发送的取反信号和输出寄存模块发送的N位数据，取反信号触发解码取反模块在对应的拍对该数据取反。
该装置中，编码线寄存模块可以作为一个单独的模块位于发送端和接收端，也可以集成到接收端的解码取反模块中，主要是起到一个时滞的作用，使取反信号在对应的拍内触发N位数据取反。在一般情况下对应的拍指下一拍，但在某些特定情况下，接收端可能会在几拍甚至十几拍后才收发送端发出的数据，对应的拍就指和取反信号对应的拍，因此保持数据和取反信号的同步相当重要。
在实际运用中，解码取反模块可能内含同步装置，收到取反信号后，对下一拍的N位数据取反，在这种情况下不需要编码线寄存模块。这种结构可以运用到RAM数据自定义接口上。如果RAM有一比特的预留位，就可以用这一比特做为编码位，用“1”表示取反信号。
目前的ZBT，DDR2，QDR等芯片也可以在完全兼容以前的应用的条件下，将保留管脚定义为编码线来实现本发明。
如图5所示，汉明距判决模块包括异或器和码重判决模块，异或器对接收的N位待输出数据和N位数据输出反馈进行按位异或，并将异或结果发送给码重判决模块；码重判决模块将异或结果中1的个数与N/2比较，如果大于，输出取反信号，如果小于等于，不输出任何信号或输出不取反信号。相应地，当取反模块和解码取反模块接收到不取反信号时，对对应拍内的数据不作处理。
如图6所示，当采用模拟电路实现码重判决模块时，码重判决模块包括数据1叠加器601、数据0叠加器602和比较器603。在数据1叠加器601中，差值图样中的数据1表现为高于某值的电平，经过电阻平整后被第一运算放大器6011叠加，第一运算放大器6011将叠加结果发送给比较器603。数据0叠加器602中，差值图样中的数据0表现为低于某值的电平，通过取反器6023变为电平高于某值的数据1，经过电阻平整后被第二运算放大器6021叠加，第二运算放大器6021再将叠加结果发送给比较器。比较器603比较两个运算放大器的输出结果，当第一运算放大器6011输出结果的电平大于第二运算放大器6021输出结果的电平时，比较器603输出取反信号；当第一运算放大器6011输出结果的电平小于等于运算放大器6021输出结果的电平时，比较器603不输出任何信号或输出不取反信号。
上述芯片接口数据传送的方法和装置没有考虑编码线本身的翻转对总翻转数目的影响。实际上当汉明距判决模块输出的信号分为取反信号和不取反信号时，由于信号的变化，编码线本身的翻转出也能增加同步噪声。针对这种情况，本发明还提供下列实施例：
如图7所示的芯片接口数据传送的装置，与图3所不同的是，编码线寄存模块的输出结果除了发送给解码取反模块，还反馈给汉明距判决模块。编码线寄存模块的输出信号是C位数据(C为自然数)。那么C位取反信号和数据输出反馈一起构成N+C位数据，汉明距判决模块需要对两个N+C位数据进行异或运算。因此输入到汉明距判决模块的N位待输出数据相应的要增加C位常数比特，该C位常数比特为根据需要设定的初始值。
相应的，汉明距判决模块中的码重判决模块，是将异或结果中1的个数与(N+C)/2比较，如果大于，输出取反信号，如果小于等于，输出不取反信号。
取C为1，在这个设备上实现芯片接口数据传送的方法为：
1、在发送端，将当前输出总线上的数据电平与下一拍需要总线上传送的数据电平进行按位异或，得到差值图样。其中当前输出总路线上的数据电平是输出寄存模块反馈的N位数据电平加上编码线寄存模块反馈的1位数据电平，下一拍需要总线上传送的数据电平是指N位待输出数据加上1位常数比特。得到的差值图样为N+1位。
2、判断差值图样的码重是否大于(N+1)/2。
3、如果码重大于(N+1)/2，表示下一拍相应位不同的数据位数超过(N+1)/2，则需要翻转的位数超过(N+1)/2。下一拍输出数据取反输出，并输出取反信号表示此拍数据为取反输出；否则，当码重小于等于(N+1)/2，下一拍输出数据不取反直接输出。
4、在接收端，如收到取反信号，将接收到的对应拍数内的信号进行取反。
本发明可以用于芯片之间，也可以用于芯片和其他电路之间，还可以用于集成于一芯片中的级联子芯片之间，总之，一切有发送端和接收端的芯片都可以适用。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1、一种芯片接口数据传送的方法，其特征在于，包括以下步骤：
在发送端，对本拍的N位待输出数据与下一拍的N位待输出数据进行按位异或，得到差值图样，N为自然数；
当差值图样的码重大于N/2时，输出取反信号，所述下一拍的N位待输出数据取反输出；
在接收端，当接收到取反信号时，对所述取反输出的N位数据在对应的拍取反。
2、如权利要求1所述的芯片接口数据传送的方法，其特征在于，当所述差值图样的码重小于等于N/2时，输出不取反信号，下一拍的N位待输出数据直接输出；
所述取反信号和不取反信号为C位数据，其中C为自然数。
3、如权利要求2所述的芯片接口数据传送的方法，其特征在于，所述按位异或的对象为所述本拍的N位待输出数据加所述取反信号或所述不取反信号，与所述下一拍的N位待输出数据加C位设定数据，得到N加C位差值图样；
当差值图样的码重大于(N+C)/2时，输出取反信号，否则输出不取反信号。
4、一种芯片接口数据传送的装置，其特征在于，包括：
汉明距判决模块，位于发送端，接收本拍的N位待输出数据和下一拍的N位待输出数据，对两组数据进行按位异或，并对得到的差值图样判断码重是否大于N/2，当大于N/2时，输出取反信号，所述N为自然数；
取反模块，接收所述下一拍的N位待输出数据和汉明距判决模块发送的取反信号，取反信号触发对所述下一拍的N位待输出数据取反，将取反后的N位数据发送给汉明距判决模块和接收端；
解码取反模块，位于接收端，接收取反模块发送的所述取反后的N位数据和汉明距判决模块发送的取反信号，取反信号触发对所述取反后的N位数据在相应的拍内取反。
5、如权利要求4所述的芯片接口数据传送的装置，其特征在于，还包括输出寄存模块，所述输出寄存模块接收所述取反模块发送的N位待输出数据，发送给汉明距判决模块和接收端。
6、如权利要求4或5所述的芯片接口数据传送的装置，其特征在于，还包括编码线寄存模块，所述编码线寄存模块接收所述汉明距判决模块发送的所述取反信号，在对应的拍发送给所述解码取反模块，所述编码线寄存模块单独位于发送端或接收端，或集成于所述解码取反模块中。
7、如权利要求4所述的芯片接口数据传送的装置，其特征在于，所述汉明距判决模块包括异或器和码重判决模块，其中
异或器，对所述本拍的N位待输出数据和下一拍的N位待输出数据进行按位异或，将得到的差值图样发送给码重判决模块；
码重判决模块，将差值图样中的码重与N/2比较，如果大于，输出取反信号。
8、如权利要求7所述的芯片接口数据传送的装置，其特征在于，所述码重判决模块包括数据1叠加器，数据0叠加器和比较器，其中，
数据1叠加器，叠加所述差值图样中的数据1，将结果输出给比较器；
数据0叠加器，对差值图样中的数据0取反并叠加，将结果输出给比较器；
比较器，比较数据1叠加器和数据0叠加器的输出结果，当数据1叠加器的输出结果大于数据0叠加器的输出结果时，输出取反信号。
9、如权利要求4所述的芯片接口数据传送的装置，其特征在于，当所述差值图样小于等于N/2时，汉明距判决模块输出不取反信号。
10、如权利要求9所述的芯片接口数据传送的装置，其特征在于，所述汉明距判决模块还接收所述取反信号和所述不取反信号，对所述本拍的N位待输出数据加所述取反信号或所述不取反信号，与下一拍的N位待输出数据加C位设定数据进行按位异或，并对得到的差值图样判断码重是否大于(N+C)/2，当大于(N+C)/2时，输出取反信号，否则输出不取反信号。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104360976A (zh) * 2014-11-27 2015-02-18 杭州国芯科技股份有限公司 一种ddr接口的数据编解码方法
CN105760329A (zh) * 2016-02-01 2016-07-13 中国电子科技集团公司第三十八研究所 一种减少总线耦合翻转的编解码装置
CN107682020A (zh) * 2017-10-26 2018-02-09 北京邮电大学 一种基于Turbo码的编码、解码方法及装置
CN108022612A (zh) * 2017-12-13 2018-05-11 晶晨半导体(上海)股份有限公司 一种数据边沿的跳变方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113541912B (zh) * 2020-04-17 2022-11-01 苏州库瀚信息科技有限公司 数据传输装置及方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5648973A (en) * 1996-02-06 1997-07-15 Ast Research, Inc. I/O toggle test method using JTAG
JP3777884B2 (ja) * 1999-07-23 2006-05-24 セイコーエプソン株式会社 表示用ドライバｉｃ及びそれを用いた電子機器
CN1318973C (zh) * 2003-10-31 2007-05-30 华为技术有限公司 Cpu外部总线的保护方法与装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104360976A (zh) * 2014-11-27 2015-02-18 杭州国芯科技股份有限公司 一种ddr接口的数据编解码方法
CN104360976B (zh) * 2014-11-27 2017-11-17 杭州国芯科技股份有限公司 一种ddr接口的数据编解码方法
CN105760329A (zh) * 2016-02-01 2016-07-13 中国电子科技集团公司第三十八研究所 一种减少总线耦合翻转的编解码装置
CN105760329B (zh) * 2016-02-01 2018-07-10 中国电子科技集团公司第三十八研究所 一种减少总线耦合翻转的编解码装置
CN107682020A (zh) * 2017-10-26 2018-02-09 北京邮电大学 一种基于Turbo码的编码、解码方法及装置
CN107682020B (zh) * 2017-10-26 2020-09-04 北京邮电大学 一种基于Turbo码的编码、解码方法及装置
CN108022612A (zh) * 2017-12-13 2018-05-11 晶晨半导体(上海)股份有限公司 一种数据边沿的跳变方法

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