CN1874060B - 天线制造方法和半导体装置制造方法 - Google Patents

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Abstract

本发明提供了具有低电阻的天线以及通信距离得到改善的具有天线的半导体装置。将包含导电颗粒的流体涂敷到对象上。在固化包含导电颗粒的流体之后，使用激光辐射该液体以形成天线。使用丝网印刷、旋涂、浸渍、或小滴释放方法，涂敷包含导电颗粒的流体。此外，该激光可使用波长为大于或等于1nm且小于或等于380nm的固体激光器。

Description

天线制造方法和半导体装置制造方法
技术领域
本发明涉及天线制造方法。此外，本发明涉及含有天线的半导体装置的制造方法。
背景技术
近年来，可无线地发送和接收数据的半导体装置的发展已经得到积极地执行。这种半导体装置也称为IC标签、ID标签、RF(射频)标签、RFID(射频识别)标签、无线标签、电子标签、无线处理器、无线存储器、无线芯片等。
无线芯片通常包含天线和IC芯片。使用提供在硅晶片上、具有晶体管等的元件层制成这种IC芯片。
无线芯片的天线所要求的一个特征为天线(布线)本身的电阻低。通常已知用Q值作为评估天线电学特性的一个参数，可以用通式Q＝ωL/R表示。在该通式中，ωL代表线圈的电抗，R代表天线的电阻。根据该通式，显然Q值和天线的电阻(R)成反比，电阻(R)减小时Q值增大。Q值越大，无线芯片的通信距离越远。因此关心的问题为，当天线的电阻(R)增大时，Q值降低，由此导致通信距离的减小。
作为降低天线电阻的一个手段，理想地是防止用作天线的布线的线间距(线之间的宽度)加宽。对于形成用作天线的布线的方法，在形成导电薄膜之后，该导电薄膜被图形化以形成天线(例如见专利文件1)。此外，在本说明书中，“图形化”表示将对象蚀刻成预期形状而进行的处理。
[专利文件1]：日本待审专利申请2004-220591
当在使用溅射形成导电薄膜之后，采用了使用由抗蚀剂制成的掩模图形化该导电薄膜时，可将线间距设置为约10μm。然而，这种方法是有问题的，因为使用了由抗蚀剂制成的掩模，形成天线的步骤数目增加，使得需要花费许多工艺时间。此外，随着步骤数目和工艺时间的增大，制造成本也增大。
对于使用喷墨技术的小滴释放的情形，形成天线所需的工艺时间短 于使用由抗蚀剂制成的掩模的方法的情形；然而，线间距的极限约为50μm，因此天线的电阻增大。注意，小滴释放方法是将小滴(也称为点)选择性地释放(注入)从而在预定位置形成薄膜的方法，该小滴的成分包含导电薄膜、绝缘薄膜等的材料，因此该方法也称为点方法。
和使用由抗蚀剂制成的掩模的方法相比，使用丝网印刷的方法形成天线的工艺时间缩短，正如使用小滴释放方法。然而，使用丝网印刷时线间距的极限约为50至100μm，因此天线的电阻也增大。特别地，对于使用印刷板制作天线的情形(其中提前形成天线图形)，设计该印刷板时必须考虑到流动树脂的数量。因此需要保证天线的线间距足够大。
如前所述，当形成天线所需的工艺时间缩短时，传统方法增大了天线的线间距。因此，无法足够地加宽天线的宽度，天线的电阻增大；因此已经难以提高通信距离。此外，对于形成回路天线作为天线的情形，无法保证足够的绕数，使得已经难以制造具有足够通信距离的半导体装置。
发明内容
考虑到前述问题，本发明的目标是提供一种天线制造方法，该天线的电阻小于不使用掩模形成天线的传统制造方法所制成的天线的电阻。此外，本发明的另一个目标是提供具有天线的半导体装置的制造方法，和使用传统制造方法形成的半导体装置相比，该半导体装置的通信距离得到改善。
本发明的一个特征为，含有导电颗粒的流体涂敷到对象(例如，衬底、一个表面上设有绝缘薄膜的衬底、或覆盖了诸如薄膜晶体管的元件的绝缘膜，其中该薄膜晶体管形成于衬底上)表面并固化之后，使用激光辐射含有导电颗粒的流体(经过划线)以形成天线。此外，除了具有平坦表面的衬底之外，还可以使用表面具有凹陷和凸起或者由(设于衬底上的)薄膜晶体管、栅电极、布线等产生的弯曲表面的衬底作为对象(衬底)，在该衬底上形成天线。
在关于半导体装置制造方法的本发明一个方面中，将包含导电颗粒的流体涂敷到衬底上；通过固化包含导电颗粒的流体而形成包含导电颗粒的薄膜之后，使用激光照射薄膜而形成天线。
在关于半导体装置制造方法的本发明另一个方面中，在衬底上形成 分离层，在该分离层上形成具有薄膜晶体管的元件层，对该元件层的表面涂敷包含导电颗粒的流体，固化包含导电颗粒的流体以形成包含导电颗粒的薄膜，并随后使用激光照射包含导电颗粒的薄膜以形成电连接到薄膜晶体管的天线。之后，在该元件层和天线上形成保护层，选择性地除去元件层和保护层以形成开口部分，将元件层、天线、和保护层与衬底分离，使用第一柔性薄膜和第二柔性薄膜将该元件层、天线、和保护层密封。
在关于半导体装置制造方法的本发明另一个方面中，对第一衬底的表面涂敷包含导电颗粒的流体，固化包含导电颗粒的流体以形成包含导电颗粒的薄膜，并随后使用激光照射包含导电颗粒的薄膜从而在第一衬底上形成天线。之后，将上方形成了天线的第一衬底和其上在分离层上形成了具有薄膜晶体管的元件层的第二衬底连接，从而将天线电连接到薄膜晶体管，选择性地除去连接的第一和第二衬底以形成开口部分，上方提供了元件层和天线的第二衬底与第一衬底分离，并使用第一柔性薄膜和第二柔性薄膜将上方提供了元件层和天线的第二衬底密封。
在关于半导体装置制造方法的本发明另一个方面中，对第一衬底的表面涂敷包含导电颗粒的流体，固化包含导电颗粒的流体以形成包含导电颗粒的薄膜，并随后使用激光照射包含导电颗粒的薄膜从而在第一衬底上形成天线。之后，将上方形成了天线的第一衬底和其上在分离层上形成了具有薄膜晶体管的元件层的第二衬底连接，从而将天线电连接到薄膜晶体管。随后，只研磨被连接到第二衬底的第一衬底，研磨后的第一衬底被抛光，并使用第一柔性薄膜和第二柔性薄膜将抛光后的第一衬底以及第二衬底密封。
在关于半导体装置制造方法的本发明另一个方面中，在上述结构中，涂敷包含导电颗粒的流体的方法可使用丝网印刷、旋涂法、浸渍法、或者小滴释放方法。
此外，在关于半导体装置制造方法的本发明另一个方面中，在上述结构中，该导电颗粒可以使用主要包含下述物质的颗粒：金、银、铜、金银合金、金铜合金、银铜合金、金银铜合金、氧化铟锡、将大于或等于2wt％且小于或等于20wt％的氧化锌混合到氧化铟中的导电氧化物、将大于或等于2wt％且小于或等于20wt％的氧化硅混合到氧化铟中的导电氧化物、无铅焊料、或有铅焊料。
在关于半导体装置制造方法的本发明另一个方面中，在衬底上形成分离层，在该分离层上形成具有薄膜晶体管的元件层，在该元件层上形成导电薄膜，随后使用激光照射导电薄膜以形成电连接到薄膜晶体管的天线。之后，在该元件层和天线上形成保护层，选择性地除去元件层和保护层以形成开口部分，将元件层、天线、和保护层与衬底分离，使用第一柔性薄膜和第二柔性薄膜将该元件层、天线、和保护层密封。
在关于半导体装置制造方法的本发明另一个方面中，在第一衬底上形成导电薄膜，随后使用激光照射该导电薄膜从而在第一衬底上形成天线。之后，将其上形成了天线的第一衬底和其上在分离层上形成了具有薄膜晶体管的元件层的第二衬底连接，从而将天线电连接到薄膜晶体管，选择性地除去连接的第一和第二衬底以形成开口部分，其上提供了元件层和天线的第二衬底与第一衬底分离，并使用第一柔性薄膜和第二柔性薄膜将上方提供了元件层和天线的第二衬底密封。
在关于半导体装置制造方法的本发明另一个方面中，在第一衬底上形成导电薄膜，随后使用激光照射该导电薄膜从而在第一衬底上形成天线。之后，将其上形成了天线的第一衬底和其上在分离层上形成了具有薄膜晶体管的元件层的第二衬底连接，从而将天线电连接到薄膜晶体管。随后，只研磨被连接到第二衬底的第一衬底，研磨后的第一衬底被抛光，并使用第一柔性薄膜和第二柔性薄膜将抛光后的第一衬底以及第二衬底密封。
在关于半导体装置制造方法的本发明另一个方面中，在上述结构中，使用CVD、溅射、电镀、或蒸发方法形成导电薄膜。
在关于半导体装置制造方法的本发明另一个方面中，该激光可使用波长为大于或等于1nm且小于或等于380nm的固体激光器。
在本说明书中，“流体”指处于具有流动性状态的材料。
在本发明中，由于使用激光照射而形成天线，天线的线之间宽度可降低到20±5μm，这远窄于不使用掩模的传统方法形成的天线的线间宽度。因此，当在预定区域形成天线时，可以增大天线的宽度或绕数，使得可能降低天线的电阻并改善无线芯片的通信距离。此外，和使用由抗蚀剂制成的掩模图形化对象的方法相比，形成天线所需的工艺时间急剧缩短，因此产出提高。此外，除了具有平坦表面的衬底之外，还可使用表面具有凹陷或凸起的衬底或者具有弯曲表面的衬底用作对象(衬底)， 在其上形成天线；因此对其在除了半导体领域之外的各种工业领域中的应用有着高的期望值。在本说明书中，“图形化”表示将对象蚀刻成预期形状的处理。
附图说明
图1A至1C为示出了实施方式1的截面视图；
图2A至2C为示出了实施方式1的截面视图；
图3为示出了实施方式1的截面视图；
图4A和4B为示出了实施方式1的截面视图；
图5A和5B为示出了实施方式1的截面视图；
图6A和6B为示出了实施方式1的截面视图；
图7A和7B为示出了实施方式2的截面视图；
图8A和8B为示出了实施方式2的截面视图；
图9A和9B为示出了实施方式2的截面视图；
图10A和10B为示出了实施方式2的截面视图；
图11A至11C为示出了实施方式3的截面视图；
图12A至12C为示出了实施方式5的图示；
图13为示出了实施方式6的图示；
图14A至14H为示出了实施方式6的图示；
图15A至15D为示出了实施方式4的图示；
图16A至16C为示出了实施方式4的截面视图；以及
图17A至17C为示出了实施方式4的图示。
具体实施方式
下面将描述本发明的实施方式。本领域技术人员将容易了解到，在不离开本发明目的和范围的情形下，可以通过各种方式调整这里所公开的实施方式和细节。不应将本发明理解成受限于将在下文中给出的实施方式描述。此外，在本发明的结构中，通常在附图中使用相同的参考数字表示相同的事物。
实施方式1
在本实施方式中，将参考附图描述本发明的半导体装置制造方法的 示例。
首先，在衬底11的表面上形成分离层12(图1A)。
在随后步骤中除去衬底11，可使用玻璃衬底、石英衬底、陶瓷衬底等形成衬底11。此外，衬底11还可以使用包含不锈钢的金属衬底、硅衬底、或者在表面上形成绝缘薄膜的半导体衬底。另外可以使用以诸如丙烯酸树脂的合成树脂为代表的柔性衬底。优选地，可以使用玻璃衬底、具有耐热性能(能够承受在半导体装置制造过程中的加热处理)的塑料衬底(例如丙烯酸树脂衬底)等。具有耐热性能的塑料衬底的示例为PET(聚对苯二甲酸乙二酯)、PEN(聚萘二甲酸乙二酯)、PES(聚砜醚)等。这种衬底的面积和形状不受限制；因此，衬底11使用例如边长不短于1m的矩形衬底时，可以大幅提高生产率。与使用圆形硅衬底的情形相比，这一点有着更大优势。在本实施方式中，衬底11使用玻璃衬底。
接着将详细描述分离层12的制备。
首先，在衬底11上形成金属薄膜。该金属薄膜可以时由单层或通过堆叠多个层而形成的。注意，可以在形成分离层12之前，在衬底11上提供绝缘薄膜。特别地，当担心从衬底产生污染时，优选地在衬底11和分离层12之间形成绝缘薄膜。可将提供于衬底11和分离层12之间的绝缘薄膜制成具有至少氧或氮的绝缘薄膜(例如氧化硅(SiOx)、氮化硅(SiNx)、含氮的氧化硅薄膜(SiOxNy薄膜)(x＞y，x和y为正整数)、和含氧的氮化硅薄膜(SiNxOy薄膜)(x＞y，x和y为正整数)的单层结构或者其叠层结构。可以使用溅射或者诸如等离子体CVD的各种CVD方法形成这些绝缘薄膜。在本实施方式中，形成厚度为50至150nm的含氮的氧化硅薄膜，作为提供于衬底11和分离层12之间的绝缘薄膜。
将该金属薄膜形成为由选自钨(W)、钼(Mo)、钛(Ti)、钽(Ta)、铌(Nb)、镍(Ni)、钴(Co)、锆(Zr)、锌(Zn)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)中的元素，或者主要包含这些元素的合金材料或化合物材料制成的薄膜的单层或叠层。可以使用溅射或诸如等离子体CVD的各种类型CVD形成这些材料。在本实施方式中，作为金属薄膜，通过溅射形成厚度为20±5nm的钨(W)。
接着，在该金属薄膜上形成金属氧化物薄膜。形成该金属氧化物薄膜的方法可以是：通过溅射直接形成金属氧化物薄膜的方法；以及在氧 气气氛中进行热处理或等离子体处理使提供于衬底11上的金属薄膜表面氧化而形成金属氧化物薄膜的方法。优选地，将金属薄膜的表面在氧气气氛下经过高密度等离子体处理而在该金属薄膜的表面上形成金属氧化物薄膜。例如，在通过溅射而形成厚度为20至40nm的钨薄膜作为该金属薄膜时，钨薄膜经过高密度等离子体处理，从而由钨薄膜表面上的厚度为1至20nm的钨的氧化物形成金属氧化物薄膜。
在本说明书中，“高密度等离子体处理”是指等离子体的电子密度为大于或等于1×1011cm-3且小于或等于1×1013cm-3和等离子体的电子温度为大于或等于0.5eV且小于或等于1.5eV的处理。由于等离子体的电子密度高时形成于衬底上的对象(金属薄膜)附近的电子温度低，因此可以防止等离子体对衬底的损伤。另外，由于等离子体的电子密度高达1×1011cm-3或以上，可以形成厚度均匀的致密薄膜，该薄膜是由氧化处理产生的氧化物形成的。此外，等离子体的电子温度小到1.5eV或更小，因此和等离子体处理或热氧化相比，可在较低的温度下执行氧化处理。例如，即使当在低于玻璃衬底的应变点约100℃或更大(例如250至550℃)的温度下执行等离子体处理，仍可以充分地执行等离子体氧化处理。注意，使用微波(2.45GHz)作为产生等离子体的电源频率。另外，等离子体的电势小到5V或更小，使得可以抑制对原材料分子的过度离解。
在本实施方式中，通过在氧气气氛下对被用作金属薄膜的钨(W)执行高密度等离子体处理，在该金属薄膜的表面上形成金属氧化物薄膜。在等离子体条件中，衬底附近的电子密度为大于或等于1×1011cm-3且小于或等于1×1013cm-3，电子温度为大于或等于0.5eV且小于或等于1.5eV。此外，含有氧的气氛可采用氧气(O2)或一氧化二氮(N2O)与稀有气体的混合气体，或者是氧气(O2)或一氧化二氮(N2O)、稀有气体、及氢气(H2)的混合气体。稀有气体可使用氩气(Ar)、氙气(Xe)、氪气(Kr)等。此外，可恰当地确定混合气体中包含的各种气体的压强比(或流量比)。在这种条件下形成的金属氧化物薄膜变成包含稀有气体元素的薄膜。由于电子温度低(不高于1.5eV)且电子密度高(不小于1.0×1011cm-3)，可以在低温下形成氧化物薄膜而等离子体损伤极小。
作为混合气体的组合示例，氧气(或一氧化二氮)可设为0.1至100sccm，氩气可设为100至5000sccm。混合气体的其它组合示例为， 氧气(或一氧化二氮)可设为0.1至100sccm，氢气为0.1至100sccm，氩气为100至5000sccm。优选地以氧气(或一氧化二氮)∶氢气∶氩气＝1∶1∶100的流量比引入该混合气体。例如，可以引入其中氧气(或一氧化二氮)为5sccm、氢气为5sccm、氩气为500sccm的混合气体。在混合气体中引入氢气是优选的，因为可以减小氧化的处理时间。
当在氧气气氛下对金属薄膜的表面进行高密度等离子体处理而形成金属氧化物薄膜时，即使金属氧化物薄膜薄到20nm或更小，仍可形成包含该金属薄膜的、厚度极为均匀的分离层。因此，在随后步骤中该分离层不断开，使得可以制造出具有高可靠性的半导体装置。此外，由于可以制成包含厚度均匀的金属氧化物薄膜的分离层，可以防止未在衬底的一部分上提供分离层且衬底无法分离的问题。
通过上述步骤，可形成包含金属薄膜和金属氧化物薄膜的分离层12。此外，在本实施方式中，将分离层12示成包含金属薄膜和金属氧化物薄膜的叠层；然而，本发明不限于此。例如，分离层12可只采用金属氧化物薄膜。
接着，在分离层12上形成基膜13(图1B)。可以提供单层或堆叠多个薄膜而形成基膜13。基膜13具有防止衬底中包含的诸如钠(Na)的碱金属渗透包含在稍后形成的元件层14中的诸如薄膜晶体管的元件的功能。因此，根据衬底的类型，不一定需要提供基膜13。
可以使用溅射或诸如等离子体CVD的各种CVD方法将基膜13制成具有至少氧或氮的绝缘薄膜(例如氧化硅(SiOx)、氮化硅(SiNx)、含氮的氧化硅薄膜(SiOxNy薄膜)(x＞y，x和y为正整数)、和含氧的氮化硅薄膜(SiNxOy薄膜)(x＞y，x和y为正整数)的单层结构或者其叠层结构。例如，对于将基膜13制成具有两层结构的情形，优选地将含氧的氮化硅薄膜制成第一绝缘膜，将含氮的氧化硅薄膜制成第二绝缘膜。此外，对于将基膜13制成具有三层结构的情形，优选地将含氮的氧化硅薄膜制成第一绝缘膜，将含氧的氮化硅薄膜制成第二绝缘膜，将含氮的氧化硅薄膜制成第三绝缘膜。可供选择地，优选将氧化硅薄膜制成第一绝缘膜，将含氧的氮化硅薄膜制成第二绝缘膜，将含氮的氧化硅薄膜制成第三绝缘膜。在本实施方式中，将基膜13制成具有两层结构，包括含氧的氮化硅薄膜和形成于该含氧的氮化硅薄膜上的含氮的氧化硅薄膜。
接着，在该基膜13上形成层14，在该层(下文中称之为“元件层”)内提供了诸如薄膜晶体管的元件。在本说明书中，“元件层”是指在其中提供了以薄膜晶体管(TFT)为代表的至少一个元件的层。通过使用诸如薄膜晶体管的元件，可以提供诸如CPU(中央处理器)、存储器、和微处理器的各种集成电路。注意，在本实施方式中将具有天线以及薄膜晶体管的结构描述成元件层14。
接着将描述形成元件层14的方法的示例。
首先，在基膜13上形成非晶半导体薄膜(例如，主要包含非晶硅的薄膜)704(图1C)。通过溅射或诸如等离子体CVD的各种CVD将该非晶半导体薄膜704制成厚度为25至200nm(优选地为30至150nm)。随后，将非晶半导体薄膜704晶化以形成结晶半导体薄膜。结晶方法可以使用激光晶化方法、使用RTA或退火炉的热晶化方法、使用促进结晶的金属元素的热晶化方法、使用促进结晶的金属元素的热晶化方法和激光晶化方法组合的方法等。之后，由此获得的结晶半导体薄膜被图形化成所需图形以形成结晶半导体薄膜706至710(图2A)。注意，可以连续而不暴露到大气中地形成分离层12、基膜13、和非晶半导体薄膜704。
下面简单地描述结晶半导体薄膜706至710的制造步骤的示例。该非晶半导体薄膜的结晶方法可以采用激光晶化方法、使用RTA或退火炉的热晶化方法、使用促进结晶的金属元素的热晶化方法、使用促进结晶的金属元素的热晶化方法和激光晶化方法组合的方法等。此外，其它结晶方法为，可通过施加DC偏压而产生热等离子体并使该热等离子体影响半导体薄膜，由此执行结晶。
在本实施方式中，使用等离子体CVD形成厚度为40至300nm的非晶半导体薄膜，随后通过热处理将非晶半导体薄膜结晶形成结晶半导体薄膜706至710。热处理可采用激光加热炉、激光辐射、或由灯发射的光(代替激光束)的辐射(下文中称为灯退火)、或这些方法的组合。
采用激光辐射时，可以使用连续波激光束(CW激光束)或脉冲的激光束(脉冲激光束)。对于可使用的激光束，可以采用从一种或多种下述激光器发射的光束：诸如Ar激光器、Kr激光器、或准分子激光器的气体激光器；使用掺杂Nd、Yb、Cr、Ti、Ho、Er、Tm、和Ta中的一种或多种作为掺杂剂的单晶YAG、YVO4、镁橄榄石(Mg2SiO4)、YAlO3、或GdVO4或多晶(陶瓷)YAG、Y2O3、YVO4、YAlO3、或GdVO4作为介质的激光器；玻璃激光器；红宝石激光器；变石激光器；Ti：蓝宝石激光器；铜蒸气激光器；以及金蒸气激光器。使用具有这些激光器的基波或基波的二阶至四阶谐波的激光束辐射对象以获得具有大晶粒尺寸的晶体。例如，可以使用Nd:YVO4激光器(基波为1064nm)的二阶(532nm)或三阶(355nm)谐波。这种情形中，要求激光器的功率密度约为0.01至100MW/cm2(优选为0.1至10MW/cm2)。辐射半导体薄膜的扫描速率近似设为约10至2000cm/sec。
注意，使用掺杂Nd、Yb、Cr、Ti、Ho、Er、Tm、和Ta中的一种或多种作为掺杂剂的单晶YAG、YVO4、镁橄榄石(Mg2SiO4)、YAlO3、或GdVO4或多晶(陶瓷)YAG、Y2O3、YVO4、YAlO3、或GdVO4作为介质的每个激光器；Ar离子激光器；和Ti：蓝宝石激光器可以连续振荡。此外，通过执行Q开关操作或模式同步化而实现振荡频率为不小于10MHz的这些激光器的脉冲振荡。当激光束以不低于10MHz的振荡频率振荡时，在半导体薄膜被激光束熔化期间，用下一个脉冲辐射该半导体薄膜，然后使其固化。因此，和使用低振荡频率的脉冲激光不同，可以在半导体中连续地移动固-液截面，使得可以获得朝扫描方向连续生长的晶体。
当使用前述的连续波激光或振荡频率不小于10MHz的激光束晶化该非晶半导体薄膜时，可以平整化该结晶半导体薄膜的表面。因此，可以将栅绝缘膜705(将在稍后形成)制成较薄。此外，这有助于改善栅绝缘膜的耐压性。
当介质使用陶瓷(多晶)时，可在短时间内低成本地将介质制成自由形状。当使用单晶时，通常使用直径好几个毫米，长度好几十毫米的柱状介质。使用陶瓷可制成的介质可大于使用单晶制成的介质。
对于单晶和多晶的情形，都无法大幅改变介质中诸如Nd或Yb的掺杂剂(直接对光发射有贡献)的浓度，因此通过将掺杂剂浓度增大到一定程度而改善激光输出存在限制。然而，和单晶的情形相比，使用陶瓷时可显著增大介质的尺寸，因此预期可获得激光输出的大幅改善。
此外，对于陶瓷的情形，可以容易地形成具有平行六面体或长方体的介质。对于使用具有这种形状的介质的情形，当使振荡光在介质内以Z字型的方式传播时，可以延长振荡光的路径。因此，增大了振幅并使激 光束以高输出振荡。此外，从具有这种形状的介质发射的激光束的截面呈四角形；因此，和具有圆形的激光束相比，截面呈四角形的激光束具有成形为线性束的优点。通过使用光学***成形以上述方式发射的激光束，可以容易地获得短边不长于1mm、长边长几个mm到几米的线性束。此外，当使用受激光均匀地辐射介质时，发射出沿长边方向具有均匀能量分布的线性束。
当使用这种线性束辐射半导体薄膜时，可均匀地退火该半导体薄膜。如果需要从该线性束的一端到另一端进行均匀退火，可以采用这样的布置，即，其中在该线性束的两端都提供狭缝从而屏蔽线性束的能量衰减部分，或执行类似操作。
当使用由此获得的具有均匀强度的线性束退火半导体薄膜并使用这种半导体薄膜制造半导体装置时，可获得有利的和均匀的半导体装置特性。
对于使用促进结晶的金属元素的热结晶，将给出具体方法的示例。在非晶半导体薄膜上保持包含镍(为促进结晶的金属元素)的溶液之后，该非晶半导体薄膜经过脱氢处理(500℃一个小时)和热结晶处理(550℃四个小时)以形成结晶半导体薄膜。之后，如果需要则使用激光束照射该结晶半导体薄膜，随后使用光刻图形化该半导体薄膜以形成结晶半导体薄膜706至710。
使用促进结晶的金属元素的热结晶具有能够在短时间内低温下结晶非晶半导体薄膜并使晶体的方向对齐的优点；然而，热结晶的缺点为，由于结晶半导体薄膜中残余金属元素而导致截止电流增大，且结晶半导体薄膜的特性不稳定。因此，优选地在结晶半导体层上形成充当吸气位置(gettering site)的非晶半导体薄膜。由于需要使成为吸气位置的非晶半导体薄膜必须含有诸如磷或氩的杂质元素，优选地采用能够使该非晶半导体薄膜含有高浓度氩的溅射方法制作该非晶半导体薄膜。之后，进行热处理(RTA方法、使用退火炉的热退火等)将金属元素扩散到该非晶半导体薄膜内。随后，除去含有金属元素的该非晶半导体薄膜。通过执行这种吸气过程，可以降低该结晶半导体薄膜内金属元素的含量或者除去该金属元素。
之后，制作栅绝缘膜705以覆盖结晶半导体薄膜706至710。使用 溅射或诸如等离子体CVD的各种CVD方法，将栅绝缘膜705制成为包含氧化硅或氮化硅的单层或叠层。具体地，通过使用包含氧化硅的薄膜、含有氧氮化硅(oxynitride)的薄膜、或含有氮氧化硅(nitride oxide)的薄膜制成的单层，或者恰当地堆叠这些薄膜而制成栅绝缘膜705。可供选择地，结晶半导体薄膜706至710可经过上述在包含氧气、氮气、或同时包含氧气和氮气的气氛下的高密度等离子体处理以氧化或氮化结晶半导体薄膜706至710的各个表面，从而形成栅绝缘膜。和使用CVD或溅射方法形成的薄膜相比，使用高密度等离子体处理形成的栅绝缘膜具有优良的薄膜厚度和薄膜质量的均匀性。此外，可使用该高密度等离子体处理而形成致密的薄膜作为栅绝缘膜。含有氧的气氛可采用氧气(O2)、二氧化氮(NO2)或一氧化二氮(N2O)与稀有气体的混合气体；或者是氧气(O2)、二氧化氮(NO2)或一氧化二氮(N2O)、稀有气体、及氢气(H2)的混合气体。另外，含有氮气的气氛可采用氮气(N2)或氨气(NH3)与稀有气体的混合气体，或者是氮气(N2)或氨气(NH3)、稀有气体、及氢气(H2)的混合气体。可通过由高密度等离子体产生的氧基(在某些情形中包含OH基)或氮基(在某些情形中包含NH基)而氧化或氮化结晶半导体薄膜706至710的各个表面。
当使用高密度等离子体处理形成栅绝缘膜705时，在结晶半导体薄膜706至710上形成厚度为1至20nm，典型地为5至10nm的绝缘膜。这种情况下的反应是固相反应，因此可以极度降低绝缘膜和结晶半导体薄膜706至710之间的界面态密度。此外，由于结晶半导体薄膜706至710可以直接被氧化或氮化，栅绝缘膜705的厚度变化将会显著和理想地得到抑制。另外，由于不在结晶硅的晶粒边界产生强氧化，可实现极为优选的状态。即，当结晶半导体薄膜的各个表面经过这里所示的高密度等离子体处理的固相氧化之后，可形成具有低界面态密度和良好均匀性的绝缘膜而不在晶粒边界内产生异常氧化反应。
注意，栅绝缘膜705只能使用通过高密度等离子体处理形成的绝缘膜。可供选择地，可将通过高密度等离子体处理形成的绝缘膜和利用等离子体或热反应的CVD形成的另一个绝缘膜(包含氧化硅、含氧的氮化硅、或者含氮的氧化硅)堆叠以形成栅绝缘膜705。在任意一种情况中，当将晶体管制成其具有的栅绝缘膜部分或全部包含使用高密度等离子体 形成的绝缘膜时，可能减小特性的变化。
另外，通过使用连续波激光束或振荡频率为不小于10MHz的激光束辐射而晶化非晶半导体薄膜704同时沿一个方向使用该激光束扫描非晶半导体薄膜而形成的结晶半导体薄膜706至710，具有晶体生长沿激光束扫描方向的特性。因此，当晶体管置成使得扫描方向对应于沟道长度方向(当形成沟道形成区时的流动载流子方向)且在该晶体管中组合了由高密度等离子体处理形成的栅绝缘膜705时，可以获得特性变化较小且电子场效应迁移率高的晶体管。
接着，在栅绝缘膜705上堆叠第一导电薄膜和第二导电薄膜。可使用溅射或诸如等离子体CVD的各种CVD方法形成该第一导电薄膜和第二导电薄膜。在本实施方式中，第一导电薄膜制成厚度为20至100nm，而第二导电薄膜制成厚度为100至400nm。此外，可使用从元素钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、铌(Nb)等中选择的元素，或者主要包含这些元素的合金材料或化合物材料制成第一导电薄膜和第二导电薄膜。另外，可以使用以掺杂了诸如磷的杂质元素的多晶硅为代表的半导体材料形成该第一导电薄膜和第二导电薄膜。第一导电薄膜和第二导电薄膜的组合可采用氮化钽(TaN)薄膜和钨(W)薄膜、氮化钨(WN)薄膜和钨薄膜、氮化钼(MoN)薄膜和钼(Mo)薄膜等。由于钨和钽的氮化物具有高耐热性，在使用钨和钽的氮化物形成第一和第二导电薄膜之后，可以执行用于热激活的热处理。此外，第一和第二导电薄膜可以使用单层结构或三层结构，而不是双层结构。对于三层结构的情形，优选地采用从衬底一侧依次堆叠钼薄膜、铝薄膜、和另一个钼薄膜的结构，或者是从衬底一侧依次堆叠钛薄膜、铝薄膜、和另一个钛薄膜的结构。
接着通过光刻使用抗蚀剂形成掩模。使用掩模时，执行蚀刻处理以形成栅电极和栅布线，从而形成用作栅电极的导电薄膜716至725(在本说明书中，在下文中有时称为“栅电极”)。
接着，通过光刻使用抗蚀剂形成掩模之后，通过离子掺杂方法或者离子注入方法将提供N型导电性的杂质元素低浓度地加入到结晶半导体薄膜706和708至710内。这样就形成了N型杂质区711和713至715以及沟道形成区780和782至784。使用属于元素周期表的15族元素作 为提供N型导电的杂质元素，例如使用磷(P)或砷(As)。
随后，通过光刻使用抗蚀剂形成掩模。利用该掩模，将提供P型导电性的杂质元素加入到结晶半导体薄膜707以形成P型杂质区712和沟道形成区781。使用例如硼(B)作为提供P型导电性的杂质元素。注意，在形成N型杂质区711和713至715之后，可以按照和本实施方式相同的方式形成P型杂质区712。可供选择地，可在形成P型杂质区712之后，形成N型杂质区711和713至715。
随后，形成一绝缘薄膜以覆盖栅绝缘薄膜705和导电薄膜716至725。通过溅射或诸如等离子体CVD的各种CVD方法，使用由诸如硅、氧化物、或氮化硅的无机材料形成的薄膜或诸如有机树脂的有机材料形成的薄膜的单层或叠层，形成该绝缘薄膜。接着，通过使用主要沿垂直方向的各向异性蚀刻而选择性蚀刻该绝缘薄膜，从而形成与导电薄膜716至725的侧表面接触的绝缘薄膜(也称为侧壁)739至743(图2B)。在形成绝缘膜739至743的同时，通过蚀刻栅绝缘膜705而形成绝缘薄膜734至738。绝缘薄膜739至743被用作形成LDD(轻掺杂漏极)区时用于掺杂的掩模。
接着，使用光刻方法以抗蚀剂形成的掩模以及绝缘薄膜739至743为掩模，将提供N型导电性的杂质元素添加到结晶半导体薄膜706及708至710内，从而形成第一N型杂质区(LDD区)727、729、731及733和第二N型杂质区726、728、730及732。第一N型杂质区727、729、731及733中所包含杂质元素的浓度低于第二N型杂质区726、728、730及732中所包含杂质元素的浓度。通过上述步骤，完成了N型薄膜晶体管744和746至748以及P型薄膜晶体管745。
为了形成LDD区，有下述两种技术。在一种技术中，将栅电极制成含有两个或多个层的叠层结构，对该栅电极执行锥形蚀刻或各向异性蚀刻，并使用该栅电极下层的导电薄膜作为掩模。在另一种技术中，使用侧壁绝缘薄膜作为掩模。使用前一种方法形成的薄膜晶体管具有这样的结构：LDD区和栅电极交叠且栅绝缘薄膜夹在其间。然而，由于在该结构中使用了栅电极的锥形蚀刻或各向异性蚀刻，难以控制LDD区的宽度，因此如果没有执行恰当的蚀刻步骤，则可能无法形成该LDD区。另一方面，和前一种技术相比，使用侧壁绝缘薄膜为掩模的后一种技术容易控 制LDD区的宽度，因此肯定可形成LDD区。注意，“栅电极的锥形蚀刻”是指使栅电极的侧表面具有锥形的蚀刻。
除去(自然地形成于N型杂质区726、728、730、和732以及P型杂质区785上的)氧化物薄膜之后，可以使用金属薄膜任意地形成硅化物区域。该金属薄膜可使用由镍、钛、钴、或铂制成的薄膜，由包含至少两种这些元素的合金制成的薄膜等。特别地，例如使用镍薄膜作为该金属薄膜。在室温下以500W至1kW的功率通过溅射形成该镍薄膜，然后通过热处理形成硅化物区域。该热处理可以采用RTA、退火炉等。这种情况下，通过控制金属薄膜的厚度、加热温度、和加热时间，可以只在N型杂质区726、728、730、和732以及P型杂质区785上形成硅化物区域。可供选择地，可在衬底的整个表面上形成硅化物区域。接着，除去未反应的镍。例如，使用HCl∶HNO3∶H2O＝3∶2∶1的蚀刻溶液除去未反应的镍。
注意，本实施方式示出了薄膜晶体管744至748为顶栅型的例子；然而，各个薄膜晶体管显然可以是底栅型薄膜晶体管。此外，在本实施方式中描述了在各个薄膜晶体管744至748中形成单个沟道形成区的单栅结构。可供选择地，可以采用在各个薄膜晶体管中形成两个沟道形成区的双栅结构或在各个薄膜晶体管中形成三个沟道形成区的三栅结构。另外，可以采用具有穿过栅绝缘膜而置于沟道形成区之上和之下的两个栅电极的双栅(dual gate)结构或其它结构。
各个薄膜晶体管744至748可具有除了本实施方式所述之外的结构。例如，各个薄膜晶体管可具有杂质区(包含源区、漏区、和LDD区)。可供选择地，各个薄膜晶体管可以是P沟道TFT、N沟道TFT、或CMOS电路。此外，可将绝缘薄膜(侧壁)制成与设于半导体薄膜之上或之下的栅电极的侧表面接触。
通过前述步骤完成N型薄膜晶体管744和746至748以及P型薄膜晶体管745之后，可执行用于恢复半导体薄膜结晶性或激活添加到半导体薄膜的杂质元素的热处理。此外，在执行该热处理之后，优选地将暴露的栅绝缘膜705在含有氢气的气氛下经过高密度等离子体处理，使得栅绝缘膜705的表面可包含氢。这是因为可以在随后执行的氢化半导体薄膜的步骤时利用该氢。此外，通过在含有氢气的气氛下执行高密度等 离子体处理同时在350至450℃下加热该衬底，可以执行半导体薄膜的氢化。此外，含有氢气的气氛可采用氢气(H2)或氨气(NH3)和稀有气体(例如氩气(Ar))的混合气体。当包含氢的气氛使用氨气(NH3)和稀有气体(例如氩气(Ar))的混合气体时，可同时氢化和氮化栅绝缘膜705的表面。
接着，将绝缘薄膜的单层或叠层制成为覆盖薄膜晶体管744至748(图2C)。使用SOG技术、小滴释放方法等，使用无机材料(诸如氧化硅或者氮化硅)、有机材料(诸如聚酰亚胺、聚酰胺、苯并环丁烯、丙烯酸树脂、环氧树脂、或硅氧烷)或类似材料制成的单层或叠层，形成覆盖薄膜晶体管744至748的该绝缘薄膜。在本说明书中，硅氧烷包含由硅(Si)和氧(O)键形成的骨架结构，可以使用至少包含氢的有机基团(例如烷基、芳(族)烃)作为取代基。另外，可使用氟代基或可以使用同时包含至少氢和氟代基的基团作为取代基。例如，对于覆盖薄膜晶体管744至748的绝缘薄膜采用三层结构的情形，可将主要包含氧化硅的薄膜制成第一层绝缘薄膜749，将主要包含树脂的薄膜制成第二层绝缘薄膜750，将主要包含氮化硅的薄膜制成第三层绝缘薄膜751。此外，对于覆盖薄膜晶体管744至748的绝缘薄膜采用单层结构的情形，可形成氮化硅薄膜或含氧的氮化硅薄膜。这种情况下，优选地通过在含氢气的气氛下对氮化硅薄膜或含氧的氮化硅薄膜进行高密度等离子体处理，使氮化硅薄膜或含氧的氮化硅薄膜的表面包含氢。这是因为，在稍后执行氢化半导体薄膜的步骤时可以利用该氢。此外，通过在含有氢气的气氛下执行高密度等离子体处理同时在350至450℃下加热该衬底，可以执行该半导体薄膜的氢化。注意，含有氢气的气氛可采用氢气(H2)或氨气(NH3)和稀有气体(例如氩气(Ar))的混合气体。当包含氢的气氛使用氨气(NH3)和稀有气体(例如氩气(Ar))的混合气体时，可同时氢化和氮化栅绝缘膜705的表面。
注意，在形成绝缘薄膜749至751之前，或在形成绝缘薄膜749至751中的一个或多个薄膜之后，可执行热处理，从而恢复该半导体薄膜的结晶性，激活添加到该半导体薄膜中的杂质元素，或者氢化该半导体薄膜。该热处理可采用热退火、激光退火、RTA等。例如，可在不低于500℃的温度下执行热退火以激活杂质元素。此外，可在350至450℃下执 行热退火以氢化半导体薄膜。
接着，使用光刻方法蚀刻绝缘薄膜749至751以形成接触孔，通过所述接触孔暴露N型杂质区726、728、730、和732以及P型杂质区785。随后，形成导电薄膜以填充接触孔。图形化该导电薄膜以形成分别用作源极布线或漏极布线的导电薄膜752至761。
通过溅射或诸如等离子体CVD的各种CVD方法，使用主要包含铝(Al)的导电薄膜形成导电薄膜752至761。主要包含铝(Al)的该导电薄膜对应于例如主要包含铝的材料，其也包含例如镍；或者对应于主要包含铝的合金材料，其也包含碳和硅中的一种或两种。由于主要包含铝的导电薄膜通常具有耐热性能差的缺点，主要包含铝的该导电薄膜优选地夹在阻挡薄膜之间。该阻挡薄膜是指具有抑制主要包含铝的导电薄膜的小丘（hillock）或改善耐热性能的功能的薄膜。具有这种功能的材料可使用铬、钽、钨、钼、钛、硅、和镍，或这些元素的氮化物。各个导电薄膜752至761的结构的示例有，从衬底一侧依次堆叠钛薄膜、铝薄膜、和另一个钛薄膜的结构。由于钛元素具有强还原性，即使在结晶半导体薄膜上天然形成薄氧化物薄膜时，该氧化物薄膜可以被钛还原，从而形成与结晶半导体薄膜的良好接触。此外，优选地在包含氮的气氛中对形成于结晶半导体薄膜和铝膜之间的钛膜进行高密度等离子体处理，从而氮化该钛膜的表面。在高密度等离子体处理的条件中，等离子体的电子密度为大于或等于1×1011cm-3且小于或等于1×1013cm-3，等离子体的电子温度为大于或等于0.5eV且小于或等于1.5eV。作为含有氮的气氛，可采用N2或NH3与稀有气体的混合气体，或者N2或NH3、稀有气体和H2的混合气体。氮化该钛膜的表面可防止钛和铝的合金化并防止铝在随后热处理等中穿过该钛膜而分散到结晶半导体薄膜中。注意，在此描述了将铝膜夹在钛膜之间的示例，也可以使用铬膜、钨膜等代替钛膜。更为优选地，通过使用多腔设备可连续地形成一个钛膜、对该钛膜表面进行氮化处理、形成铝膜、以及形成另一个钛膜，而不将这些薄膜暴露于大气中。
接着，形成绝缘薄膜762以覆盖导电薄膜752至761(图3)。通过SOG、小滴释放方法等使用无机材料或有机材料将绝缘薄膜762制成单层或叠层。在本实施方式中，绝缘薄膜762制成厚度为0.75至3μm。
接着，使用光刻方法蚀刻绝缘薄膜762以形成接触孔，通过该接触 孔暴露导电层761。随后，在绝缘薄膜762的上表面上形成导电薄膜以填充该接触孔。对于形成该导电薄膜的方法，例如可以通过丝网印刷、旋涂、浸渍、使用喷墨技术的小滴释放方法等，使用包含导电颗粒的流体形成该导电薄膜。此外，可以通过CVD、溅射、电镀、或蒸发的方法形成该导电薄膜。这种情况下，可以使用Au、Ag、Cu、Ni、Pt、Pd、Ir、Rh、W、Al、Ta、Mo、Cd、Zn、Fe、Ti、Zr、和Ba中的任意一种，或其合金或化合物形成该半导体薄膜。此外，也可以使用掺杂了诸如磷的多晶硅或多晶锗形成该导电薄膜。
在本实施方式中，将详细描述使用丝网印刷形成导电薄膜的方法。当使用丝网印刷形成该导电薄膜时，和使用其它方法的情形相比，可以容易形成更厚的导电薄膜，因此丝网印刷是优选的。例如，和使用溅射方法形成导电薄膜厚度的上限为5μm以及使用小滴释放方法形成导电薄膜厚度的上限为约几个微米相比，当使用丝网印刷时，最多可形成厚度约50μm(例如不小于20μm且不大于50μm)的导电薄膜。通过形成更厚的导电薄膜，可以进一步降低布线(稍后将成为天线的)的电阻。
可以使用直径为大于或等于1nm且小于或等于100nm的导电颗粒。在本说明书中，“流体”指具有流动性的材料，例如表示糊状材料。如图3所示，在丝网印刷中，在对象上提供具有金属网304和用于框架303内部的掩膜的乳状液305的丝网印刷板301。接着，在该丝网印刷板301上提供包含导电颗粒的流体306。使用橡皮辊(squeegee)307、辊等按压和挤出包含导电颗粒的流体306，使得该流体被涂敷到对象(绝缘薄膜762)的表面。因此，该流体被涂敷到绝缘薄膜762的顶面上以填充接触孔。注意，在使用橡皮辊、辊等挤出包含导电颗粒的液体之前，可以使用刮刀将包含导电颗粒的流体展开在丝网印刷平板上。
接着，被涂敷到绝缘薄膜762顶面以及接触孔内部的包含导电颗粒的流体306被烘烤和固化以形成导电薄膜310。为了彻底固化该液体，需要不低于150℃的烘烤温度。对于使用主要包含银的精细颗粒作为流体中包含的导电精细颗粒的情形，当烘烤温度高于300℃时，致密性能退化，使得该液体容易变为具有粗糙表面的多孔状态。因此，优选在150至300℃的温度范围烘烤该流体。在本实施方式中，烘烤时间设为一个小时，然而可以任意地设置烘烤时间以彻底固化该流体。尽管在本实施方 式中是通过烘烤固化流体306，当使用流体360使用光固化树脂时，可以通过光线(例如紫外射线、电子束、或可见光)照射而固化流体306。也就是说，固化该流体的方法不限于烘烤，还可以使用光线照射流体的方法。光固化树脂的示例为丙烯酸树脂、硅酮树脂等。
导电精细颗粒均匀地分散在流体中而不在溶剂中聚集。该流体中包含的导电精细颗粒的示例有上述主要包含银的精细颗粒。此外，任何材料可作为在烘烤后用作天线的布线。例如，可以使用主要包含金、银、铜、金银合金、金铜合金、银铜合金、金银铜合金中的任意一种的精细颗粒。此外，可以使用主要包含氧化铟锡(下文中称为ITO)、将大于或等于2wt％且小于或等于20wt％的氧化锌混合到氧化铟中的导电氧化物(下文中称为IZO(氧化铟锌))、或将大于或等于2wt％且小于或等于20wt％的氧化硅混合到氧化铟中的导电氧化物(下文中称为ITSO)的精细颗粒。此外，可以使用主要包含无铅焊料的精细颗粒。这种情况下，优选使用直径不大于20μm的精细颗粒。和主要包含银的上述精细颗粒相比，主要包含无铅焊料的精细颗粒的优点为成本低。还可以使用主要包含有铅焊料的精细颗粒，当然由此会产生环境污染。
接着，使用激光辐射而图形化导电薄膜310以形成布线763至765(图4A)。各个布线763至765用作天线。使用激光辐射的图形化可以是物理技术(也称为“激光消融”)或化学技术。物理技术是指这样的过程，即，在大气或惰性气体气氛下用激光束的光子能量光离解固体(本实施方式中为该导电薄膜)内的原子或分子的键，而吸收过量激光能量而产生的热量所分解的导电薄膜被散射。化学技术是指这样的过程，即，使用激光束辐射对象同时将对象保持在反应气体(腐蚀剂)中。此外，激光的条件或类型没有特殊限制。例如，可以使用连续波激光束(CW激光束)或脉冲的激光束(脉冲激光束)。对于可使用的激光束，可以采用从一种或多种下述激光器发射的光束：诸如Ar激光器、Kr激光器、或准分子激光器的气体激光器，使用掺杂Nd、Yb、Cr、Ti、Ho、Er、Tm、和Ta中的一种或多种作为掺杂剂的单晶YAG、YVO4、镁橄榄石(Mg2SiO4)、YAlO3、或GdVO4或多晶(陶瓷)YAG、Y2O3、YVO4、YAlO3、或GdVO4作为介质的激光器；玻璃激光器；红宝石激光器；变石激光器；Ti：蓝宝石激光器；铜蒸气激光器；以及金蒸气激光器。优选地，可使用 波长大于或等于1nm且小于或等于380nm的固体激光器。在本实施方式中使用UV激光器。
注意，当使用激光束辐射导电薄膜310以执行图形化(划线)时，存在这样的可能性，即，导电薄膜310下方的绝缘薄膜762被部分蚀刻，且形成于绝缘薄膜762之下的元件也可能受到损伤。绝缘薄膜762是否被蚀刻，是由绝缘薄膜762的材料以及激光辐射的条件决定。因此，为了防止绝缘薄膜762被蚀刻，可使用诸如DLC(类金刚石碳)的致密硬薄膜形成绝缘薄膜762，或者可恰当地确定激光辐射的条件。此外，优选通过由有机材料制成的平整薄膜和形成于该平整薄膜上的DLC薄膜的堆叠结构而形成绝缘薄膜762。当绝缘薄膜762包含这种堆叠结构时，该平整薄膜可以降低由导电薄膜752至761产生的不平整，该DLC薄膜可在激光辐射时保护形成于绝缘薄膜762下的元件。即使当绝缘薄膜762被部分蚀刻时，也可在绝缘薄膜762上形成一绝缘薄膜。在本实施方式中，由于在图形化之后在绝缘薄膜762上提供了绝缘薄膜15，如果绝缘薄膜762的表面被部分蚀刻，也不会产生任何问题。
使用这种方法制造的导电薄膜(天线)的线之间的宽度窄到20±5μm，所以可以增大每个单位面积内可形成天线的区域。因此，可以降低天线的电阻，由此改善无线芯片的通信距离。此外，和采用使用由抗蚀剂制成的掩膜的图形化的方法相比，可极大地缩短形成天线所需的工艺时间。
此外，当在使用丝网印刷形成导电薄膜之后，通过使用激光辐射图形化导电薄膜而形成天线时，和使用丝网印刷直接形成天线的情形相比，可以获得下述有利效果。特别地，当使用丝网印刷直接形成天线时，由于在从印刷步骤到烘烤(烘烤步骤)的天线形成步骤中产生了流动树脂，所形成的天线的截面呈梯形，因此增大了天线的电阻。另一方面，当在使用丝网印刷形成导电薄膜之后，通过图形化该导电薄膜而形成天线时，所形成的天线的截面不容易具有梯形形状，因此降低了天线的电阻。
通过上述步骤完成了元件层14。
接着，通过SOG、小滴释放方法等形成绝缘薄膜15(保护层)覆盖用作天线的布线763至765(图4B)。绝缘薄膜15用作保护层以保证元件层14的强度，因此在本说明书中有时将绝缘层15写成保护层。优选 地将绝缘薄膜15制成覆盖基膜13的侧面和元件层14的侧面。尽管在本实施方式中在整个表面上提供绝缘薄膜15以覆盖基膜13和元件层14，无需在整个表面上提供绝缘薄膜15，并可以选择性地提供该绝缘薄膜15。注意，当元件层14具有足够强度时，无需提供绝缘薄膜15。
可使用诸如DLC(类金刚石碳)的含碳薄膜、含氮的氧化硅薄膜、含氧的氮化硅薄膜、由诸如环氧树脂的树脂材料或其它有机材料制成的薄膜等形成绝缘薄膜15。可通过溅射、诸如等离子体CVD的各种CVD方法、旋涂、小滴释放方法、丝网印刷等形成绝缘薄膜15。
接着，蚀刻该绝缘薄膜以暴露分离层12，从而形成开口部分773和774(图5A)。提供开口部分773和774，使得可以容易地在后续分离步骤中将元件和衬底11分离。此外，优选地在不提供元件(例如包含在元件层14内的薄膜晶体管)的区域或衬底11的边缘区域内提供开口部分773和774。可通过光刻、激光辐射(例如紫外光线)、或研磨和切割样品的端面而形成开口部分773和774。
接着，如果需要，在开口部分773至774中引入腐蚀剂以除去分离层12(图5B)。通过除去分离层12，可在后续步骤中更容易地将元件和衬底11分离；然而，可以省略除去分离层的这个步骤。腐蚀剂可以使用含有卤素氟化物的气体或者液体。含有卤素氟化物的气体可使用例如三氟化氯(ClF3)气体。当将腐蚀剂引入开口部分时，可将元件层14和衬底11分离。注意，元件层14表示包含薄膜晶体管744至748的层以及用作天线的导电薄膜786。此外，可以留下部分分离层12，而不是全部除去该分离层。通过留下部分分离层12，可以抑制腐蚀剂的消耗并缩短除去该分离层所需的时间，由此降低成本并实现高效率。此外，在除去分离层12之后，通过残留的分离层12部分，元件层14可以保持在衬底11上。
注意，本实施方式采用了这样的方法，其中在形成开口部分773和774之后，将腐蚀剂引入开口部分773和774以除去分离层12。可供选择地，可以使用其它方法将包含基膜13、元件层14、和保护层15的堆叠体与衬底11分离。例如，可以使用这样的方法，即，在使用激光或切割器形成开口部分以到达分离层12之后，可使用物理手段将该堆叠体和衬底11分离。短语“通过物理手段分离”是指通过从外部施加压力而导致的分离。例如，一种分离方法为，使用从喷嘴喷射的气体的风压、超 声波等而施加压力。
优选地重复使用从元件层14分离的衬底11以降低成本。此外，形成绝缘薄膜15以防止在除去分离层12后元件层14散落。由于元件层14小、薄、且轻，容易在除去分离层12之后散落，因为元件层未牢固地连接到衬底11。然而，通过在元件层14上形成绝缘薄膜15，元件层14重量增大，可防止元件层从衬底11上散落。此外，尽管只有元件层14既薄又轻，当在该元件层上形成绝缘薄膜15时，元件层14可确保具有一定程度的强度，而不会由于应力等因素而使从衬底11分离的元件层14发生卷绕。
随后，绝缘薄膜15的一个表面贴附到第一薄片材料775，随后该元件层完全从衬底11上分离(图6A)。当留下部分分离层12而非完全除去该分离层时，通过物理手段将该元件层与衬底11分离。接着，在与粘附了第一薄片材料775的绝缘薄膜15一个表面相对的绝缘薄膜15的另一个表面上提供第二薄片材料776，之后通过执行热处理和加压处理之一或两者而将第二薄片材料776贴附于其上。在提供第二薄片材料776的同时或之后，分离第一薄片材料775，随后提供第三薄片材料777代替第一薄片材料。接着通过执行热处理和加压处理之一或两者，将第三薄片材料777贴附到绝缘薄膜15。因此，可完成其中用第二薄片材料776和第三薄片材料777密封元件层14的半导体装置(图6B)。
注意，可使用第一薄片材料775和第二薄片材料776密封元件层14。然而，对于用于从衬底11上分离元件层14所使用的薄片材料不同于用于密封元件层14的薄片材料的情形，可以使用由相同材料制成的第二薄片材料776和第三薄片材料777如前所述地密封元件层14。当元件层14从衬底11上分离时，这对于使用粘附力差的薄片材料的情形是有效的；且对于例如下述情形也是有效的，即，除了元件层14之外，第一薄片材料775还贴附到衬底11。
对于第一薄片材料775、第二薄片材料776、和第三薄片材料777中的每一个，可以使用由聚丙烯、聚酯、乙烯、聚氟乙烯、或氯乙稀制成的薄膜、由纤维材料制成的纸、基底材料薄膜(例如聚酯、聚酰胺、无机蒸发薄膜、纸)和粘性合成树脂薄膜(例如丙烯酸合成树脂或环氧合成树脂)的堆叠薄膜等。此外，当通过执行热处理和加压处理之一或两者而将薄膜贴附到该元件层时，通过热处理而熔化提供于该薄膜的顶面 上的粘性层或提供于该薄膜的最外面的层(其非粘性层)，并随后通过加压处理而贴附该层。此外，可在第二薄片材料776或第三薄片材料777的表面上提供或者不提供粘性层。该粘性层对应于分别含有粘合剂(诸如热固化树脂、紫外固化树脂、环氧树脂粘合剂、或树脂添加剂)的层。为了防止在密封后水分等进入内部，优选对用于密封的薄片材料执行硅石涂敷。例如，可以使用其中分别堆叠了粘性层或聚酯制成的薄膜等、以及硅石涂层的薄片材料。
通过上述步骤，可以制造出柔性半导体装置。通过使用在本实施方式中描述的方法，导电薄膜(天线)的天线的线间宽度可变窄到20±5μm，同时维持形成该天线所需的短的工艺时间；因此可以增大每个单位面积内可形成天线的区域。因此，包含该天线的半导体装置具有改善的通信距离，且具有高的可靠性。
实施方式2
在本实施方式中，将参考附图描述不同于实施方式1中所述方法的半导体装置制造方法。
尽管在实施方式1中描述了在元件层内部形成天线以及薄膜晶体管的情形，在本实施方式中将描述用于形成半导体装置的方法，其中与薄膜晶体管分离地形成天线，随后该天线和薄膜晶体管被相互电连接。
首先，先形成一衬底，其中在该衬底上提供天线。下面将描述在其上提供天线的衬底的形成方法。
通过涂敷在衬底235上形成导电薄膜。可供选择地，为了防止部分衬底235在后续步骤中通过激光辐射图形化该导电薄膜时被蚀刻，可在该衬底235上形成该绝缘薄膜之后，通过涂敷在该绝缘薄膜上形成导电薄膜。注意，衬底235可使用玻璃衬底、石英衬底、陶瓷衬底、包含不锈钢的金属衬底、硅衬底、或者具有形成有绝缘薄膜的表面的半导体衬底、以丙烯酸树脂衬底为代表的塑料衬底等。
使用包含导电颗粒的流体，并采用丝网印刷、旋涂、浸渍、使用喷墨技术的小滴释放方法等中的任意一种方法，形成该导电薄膜。此外，可以通过CVD、溅射、电镀、或蒸发方法形成该导电薄膜。这种情况下，可以使用Au、Ag、Cu、Ni、Pt、Pd、Ir、Rh、W、Al、Ta、Mo、Cd、Zn、Fe、Ti、Zr、和Ba中的任意一种元素，或其合金或化合物形成该半导体 薄膜。此外，也可以使用掺杂了诸如磷的杂质元素的多晶硅或多晶锗而形成该导电薄膜。在本实施方式中，使用丝网印刷形成该导电薄膜。注意，可以使用实施方式1中所描述的丝网印刷的任何条件、任意导电颗粒等。
接着，烘烤和固化被涂敷到衬底上的包含导电颗粒的流体以形成导电薄膜236(图7A)。随后，该导电薄膜经过使用激光束辐射的图形化(划线)以形成布线237(图7B)。布线237用作天线。
使用这种方法制造的布线(天线)的线之间的宽度窄到20±5μm，所以可以增大每个单位面积内可形成天线的区域。因此，可以降低天线的电阻，由此改善无线芯片的通信距离。此外，和使用采用由抗蚀剂制成的掩膜的图形化的方法相比，可极大地缩短形成天线所需的工艺时间。
如前所述，完成了在其上提供天线的衬底。
接着将描述在其上形成元件层的衬底的形成方法。首先，如参考图1A至1C和2A至2C的实施方式1所述，在衬底11上形成导电薄膜752至761(图2C)。接着，在导电薄膜752至761以及绝缘薄膜751上形成绝缘薄膜262(图8A)。通过SOG、小滴释放方法等，使用无机材料或有机材料制成具有单层或叠层的绝缘薄膜262。在本实施方式中，绝缘薄膜262制成厚度为0.75至3μm。
接着，通过光刻蚀刻绝缘薄膜262以形成接触孔，通过这些接触孔而暴露导电薄膜752和导电薄膜761。随后，在绝缘薄膜262的顶面上形成导电薄膜以填充该接触孔。也可以使用用于形成实施方式1中所述的导电薄膜752至761的材料来形成该导电薄膜。
接着，该导电薄膜经过图形化以形成连接到导电薄膜752的布线281和连接到导电薄膜761的布线282。
如前所述，完成了在其上形成元件层的衬底的制作。尽管在本实施例中先形成在其上提供天线的衬底，但是可以任意地改变形成在其上提供天线的衬底以及形成在其上提供元件层的衬底的顺序。
之后，在其上提供了元件层的衬底以及在其上提供了天线的衬底被彼此连接(图8B)。在本实施方式中，连接这些衬底的装置可采用其中分散了电学导体238的各向异性导体239。在提了供布线281(布线282)和天线234的区域，各向异性导体239可被挤压并通过布线281(布线 282)和天线234的厚度形成电连接。在其它区域，由于电学导体238保持足够的间隙，在除了形成电连接的区域以外，这些衬底并未相互电连接。注意，除了通过使用各向异性导体而将这些衬底相互连接的方法之外，还可以使用通过超声波(也称为“超声波结”)将金属和金属相互连接的方法，或者使用超声固化树脂或两面胶带的连接方法。
如前所述，完成了在其上提供了元件层的衬底(下文中称之为连接的衬底240)和在其上提供了天线的衬底的制作。
接着，蚀刻该绝缘薄膜以暴露分离层12，从而形成开口部分273和274(图9A)。在不提供包含在元件层14内的薄膜晶体管等的区域内或衬底11的边缘部分内提供开口部分273和274。此外，可通过光刻、激光辐射、或研磨和切割样品的端面而形成开口部分273和274。
接着，如果需要，在开口部分273和274中引入腐蚀剂以除去分离层12(图9B)。腐蚀剂可以使用含有卤素氟化物的气体或者液体。含有卤素氟化物的气体可使用例如三氟化氯(ClF3)气体。当将腐蚀剂引入开口部分273和274时，可将元件层14和衬底11分离。此外，可以留下部分分离层12，而不是全部除去该分离层。通过留下部分分离层12，可以抑制腐蚀剂的消耗并缩短除去该分离层所需的处理时间，由此降低成本并实现高效率。此外，即使在除去分离层12之后，通过剩余的分离层12的部分，元件层14可以保持在衬底11上。
优选地重复使用从元件层14分离的衬底11以降低成本。此外，形成绝缘薄膜15以防止在除去分离层12后元件层14散落。由于元件层14小、薄、且轻，在除去分离层12之后，因为该元件层未牢固地连接到衬底11而容易散落。然而，通过在元件层14上形成绝缘薄膜15，元件层14重量增大，使得可防止元件层14从衬底11上散落。此外，尽管仅仅元件层14既薄又轻，当在该元件层上形成绝缘薄膜15时，元件层14可确保具有一定程度的强度，其形状不会由于应力等因素而使从衬底11分离的元件层14发生卷绕。
随后，将具有元件层14的衬底完全从衬底11上分离(图10A)。当在衬底235上留下部分分离层12时，通过物理手段将元件层14与衬底11彻底分离。
接着，使用第一薄片材料276和第二薄片材料277密封与衬底11分离的具有元件层14的衬底235(图10B)。注意，在密封该元件层14之 前，可提供保护薄膜以覆盖用于天线的衬底235的表面，从而保护该元件层。
通过执行热处理和加压处理之一或两者而将第一薄片材料276和第二薄片材料277贴附到元件层14上。对于第一薄片材料276和第二薄片材料277中的每一个，可以使用由聚丙烯、聚酯、乙烯、聚氟乙烯、或氯乙稀制成的薄膜、由纤维材料制成的纸；基底材料薄膜(例如聚酯、聚酰胺、无机蒸发薄膜、纸)和粘性合成树脂薄膜(例如丙烯酸合成树脂或环氧合成树脂)的堆叠薄膜等。此外，当通过执行热处理和加压处理将薄膜贴附到该元件层时，通过热处理熔化提供于该薄膜的顶面上的粘性层或提供于该薄膜的最外面的层(非粘性层)，并随后通过加压处理而贴附。此外，可在第一薄片材料276或第二薄片材料277的表面上提供或者不提供粘性层。该粘性层对应于分别含有诸如热固化树脂、紫外固化树脂、环氧树脂粘合剂、或树脂添加剂的粘合剂的层。为了防止在密封后水分等进入内部，优选对用于密封的薄片材料执行硅石涂敷。例如，可以使用其中分别堆叠了粘性层、聚酯等制成的薄膜、以及硅石涂层的薄片材料。
接着，使用第一薄片材料276和第二薄片材料277密封的衬底被划分成多个芯片。对于将衬底划分成多个芯片的方法，例如，可以使用激光振荡设备作为加热装置，使用激光束穿过第二薄片材料辐射各个芯片的周围，从而将该衬底划分成多个芯片。
此外，除了激光束之外，加热装置还可以使用布线。特别地，通过将受热布线压到将成为各个芯片的部分的***，可熔化和密封这些部分的***，并随后进行切割。
通过上述步骤，可以制造出柔性半导体装置(芯片)。通过使用在本实施方式中描述的方法，导电薄膜(天线)的天线的线间宽度可变窄到20±5μm，同时维持形成该天线所需的短的工艺时间；因此可以增大每个单位面积内可形成天线的区域。因此，包含该天线的半导体装置具有改善的通信距离，且具有高的可靠性。
注意，可以自由地结合上述实施方式执行本实施方式。也就是说，可以自由地和本实施方式相结合地使用上述实施方式中所描述的材料和形成方法。
实施方式3
在本实施方式中，将参考附图描述不同于实施方式1和2中所述方法的半导体装置制造方法。和实施方式1和2(在随后步骤中都除去衬底11)不同，不是除去衬底11，而是研磨和抛光衬底11以将其当作该半导体装置的一部分。
首先，在衬底11上形成基膜13。随后，在该基膜13上形成元件层14。不同于实施方式1和2，在本实施方式中，不在衬底11上提供分离层12，直接在衬底11上形成基膜13。
注意，可以如实施方式1所述地在元件层14内形成天线。可供选择地，在形成元件层14之后，可以如实施方式2所述，可以使提供于元件层内的薄膜晶体管和其上提供了天线的衬底相互电连接。在本实施方式中，在形成元件层14内部的天线之后，在元件层14上提供绝缘薄膜(保护层)15。
接着，在绝缘薄膜15上形成薄膜41。薄膜41由氯乙烯树脂、硅树脂等制成，并具有被拉伸时可延展的属性。因此，薄膜41也称为延展薄膜。优选地，薄膜41在通常状态下具有强的粘附性；当用光线辐射时，粘附性减弱。特别地，优选使用被紫外光线辐射时粘附性减弱的UV胶带。
接着，使用研磨装置研磨和其上提供了元件层的衬底的另一个表面相对的衬底11的一个表面(见图11A)。优选地，研磨衬底11的表面直到衬底11的厚度不大于100μm。通常，在该研磨步骤中，通过旋转固定衬底的工作台和研磨装置31中的一个或两个而研磨衬底11的表面。研磨装置31对应于例如研磨石。
接着，使用抛光装置抛光被研磨的衬底11的表面(见图11B)。优选地，衬底11的表面被抛光，使得衬底厚度为2至50μm，更为优选地为4至30μm。在该抛光步骤中，和上述研磨步骤相似，通过旋转固定衬底11的工作台和抛光装置32中的一个或两个而抛光衬底11的表面。抛光装置32对应于例如抛光垫。之后，尽管未在图中示出，如果需要则进行清洗以除去在研磨和抛光步骤中产生的尘埃。
接着，使用切割装置33部分地切割衬底11、基膜13、元件层14、和绝缘薄膜15。这种情况下，沿集成电路之间的边界线进行切割，使得相互独立地划分该多个集成电路的每一个而不切割薄膜41。此外，只有提供于元件层14内的绝缘薄膜被切割，而不切割提供于元件层14内的 元件。通过这个切割步骤，形成了多个半导体装置(芯片)19，每一个中都堆叠了厚度减小的衬底11、基膜13、以及元件层14(图11C)。注意，切割装置33对应于划片机、激光、线锯等。厚度被降低到2至50μm的衬底11具有柔性，使得由此制成的半导体装置19也具有柔性。因此，在本实施方式中制造的半导体装置19可以容易地粘附到弯曲的材料体。
可以自由地结合上述实施方式执行本实施方式。也就是说，可以自由地和本实施方式相结合地使用实施方式1和2中所描述的材料和形成方法。
实施方式4
本实施方式将描述具有结构的薄膜晶体管的制造方法，该薄膜晶体管不同于实施方式1中所述的元件层14的薄膜晶体管。
首先，如实施方式1所述，在衬底11上形成分离层12、基膜13、和非晶半导体薄膜704。随后，晶化非晶半导体薄膜704之后，执行图形化以形成结晶半导体薄膜706至710。接着，形成栅绝缘薄膜705以覆盖结晶半导体薄膜706至710。在栅绝缘薄膜705上堆叠第一导电薄膜1505a和第二导电薄膜1506a。注意，在本实施方式中，只示出了且将只讨论结晶半导体薄膜706(图15A)。
可使用诸如钨(W)、铬(Cr)、钽(Ta)、氮化钽(TaN)、或钼(Mo)的高熔点金属、或者主要包含高熔点金属的合金或化合物分别形成第一导电薄膜1505a和第二导电薄膜1506a。在本实施方式中，使用相互不同的材料形成该第一和第二导电薄膜，使得在稍后执行的蚀刻步骤中产生不同的蚀刻速率。特别地，使用厚度为30至50nm的氮化钽薄膜作为第一导电薄膜，而使用厚度为300至600nm的钨薄膜作为第二导电薄膜。
接着，在第二导电薄膜上形成使用曝光掩模(其中将具有衰减光强功能的半透明薄膜制成的辅助图形置于该曝光掩模上)形成的衍射光栅图形或掩模图形。在此，将参考图17A至17D描述形成掩模图形1507a的方法。
图17A为曝光掩模的放大部分的俯视图。此外，图17B为和图17A相对应的曝光掩模部分的截面视图。在图17B中，曝光掩模对应于涂敷 了抗蚀剂的衬底11。
曝光掩模在透光基底物质1700上具有由诸如铬(Cr)、钽(Ta)、或CrNx的金属膜制成的遮光部分1701a和1701b，以及作为辅助图形的半透明薄膜1702。遮光部分1701a的宽度设为t1，遮光部分1701b的宽度设为t2，提供了半透明薄膜的部分1702的宽度设为S1。遮光部分1701a和遮光部分1701b之间的间距也设为S1。
在本实施方式中，曝光掩模使用了包含由MoSixNy(x和y为正整数)制成的半透明薄膜1702以及位于透光基底物质1700上由铬(Cr)制成的遮光部分1701a和1701b的曝光掩模。此外，可以根据各个曝光波长而任意地选择用于半透明薄膜1702的材料。例如，当使用F2准分子激光器时，可以使用TaSixOy(x和y为正整数)。当使用ArF准分子激光器时，可以使用MoSixNy或TaSixOy。此外，当使用i线(波长为365nm的光线)时，可以使用CrOxNy(x和y为正整数)。当使用ArF准分子激光器时，可以使用CrFxOy(x和y为正整数)或MoSixOy(x和y为正整数)。
当使用图17A和17B所示的曝光掩模将抗蚀剂薄膜暴露于光时，光线在遮光部分周围透射并穿过半透明薄膜，从而形成未曝光区域1507a和已曝光区域1520。
随后，执行显影以除去已曝光区域1520，从而获得图15A所示的掩模图形1507a。注意，在显影之后，可执行在约200℃的温度下的烘烤以改变掩模图形1507a的形状。
此外，作为其它曝光掩模的示例，图17C示出了一种曝光掩模的俯视图，其中在遮光部分1701a和1701b之间提供衍射光栅图形1712，该图形具有以不大于曝光极限的间隔提供的多个狭缝。例如，使用t1设为6μm，t2设为6μm，S1设为1μm的曝光掩模。类似地，即使当使用图7C所示的曝光掩模时，也可以获得图17A所示的掩模图形1507a。
接着，使用掩模图形1507a，图形化第一导电薄膜1505a和第二导电薄膜1506a。
首先，如图15B所示，通过干法蚀刻来蚀刻第二导电薄膜1506a。可以使用CF4、SF6、Cl2、或O2作为蚀刻气体。为了提高蚀刻速率，采用了使用诸如ECR(电子回旋共振)或ICP(感应耦合等离子体)的高密度等离子体源的干法蚀刻设备。此外，在基于掩膜图形1507a的加工形状中，为了将端部或侧壁部分处理成锥形形状，对衬底侧施加负偏置电压。 通过蚀刻，由抗蚀剂制成的掩膜图形1507a经过使用电场加速离子的溅射，从而形成分离放置的掩膜图形1507b。
接着，蚀刻气体改变为CF4和Cl2，随后蚀刻第一导电薄膜1505a的氮化钽。通过蚀刻，形成了包含第一导电薄膜1505b和第二导电薄膜1506b的第一导电堆叠图形(图15C)。第二导电薄膜1506b端部处锥形部分与衬底11的表面之间的角度设置为10至30度。主要是根据第二导电薄膜1506b的厚度确定该角度。在本实施方式中，锥形部分的长度设置为0.2至1.5μm，优选为05至1μm。
接着，通过使用BCl3、Cl2、和O2作为蚀刻气体，基于掩膜图形1507b选择性地蚀刻第二导电薄膜1506b，从而形成第二导电薄膜1506c。由抗蚀剂制成的掩膜图形1507b经过使用电场加速离子的溅射，且掩膜图形1507b的尺寸降低以形成掩膜图形1507c。此外，在该蚀刻中，施加到衬底侧的偏置电压被降低，以防止第一导电薄膜1505b被蚀刻。第二导电薄膜1506c的端部凹陷以处于第一导电薄膜1505b的内部，由稍后描述的凹陷量确定长度Lov。注意，Lov为结晶半导体薄膜706和第一导电薄膜1505b交叠的区域，该区域未被第二导电薄膜1506c覆盖。以这种方式形成包含第一导电薄膜1505b和第二导电薄膜1506c的第二导电堆叠图形，该第二导电堆叠图形在与结晶半导体薄膜706交叉的位置变成栅电极(图15D)。因此，将两个沟道形成区之间的间隔设成不大于2μm。根据本发明，可以降低具有多栅结构的TFT所占据的面积，并可集成这些TFT，由此实现高清晰度的发光装置。
接着，向结晶半导体薄膜706添加提供一种导电类型的杂质元素。这种情况下，可以通过使用第二导电堆叠图形以自对准的方式形成LDD区、源区、和漏区。
图16A为示出了用于形成和栅电极交叠的LDD区的掺杂处理的截面视图。将提供一种导电类型的杂质元素添加到位于第二导电薄膜1506c下的结晶半导体薄膜706内。通过添加该提供一种导电类型的杂质元素，形成第一浓度的杂质区1508a、1508b、和1509。这种情况下，通过穿过未和第二导电薄膜1506c交叠的第一导电薄膜1505b的部分而向结晶半导体薄膜706添加提供一种导电类型的杂质元素。在本实施方式中，使用磷(或As)作为提供一种导电类型的杂质元素以形成n沟道TFT。需要不小于50kV的加速电压以形成第一浓度杂质区1508a、1508b、和 1509，尽管其取决于栅绝缘薄膜705或第一导电薄膜1505b的厚度。当第一浓度杂质区1508a、1508b、和1509用作LDD区时，可将其杂质浓度调整为1×1016至5×1018/cm3(SIMS测量中的峰值)。
当执行掺杂处理时，未将提供一种导电类型的杂质元素添加到位于第二导电薄膜1506c下的结晶半导体薄膜706的区域，该区域变成用作(将在稍后形成的)TFT的沟道形成区的部分。在结晶半导体薄膜706中形成未添加提供一种导电类型的杂质元素的多个区域，在本实施方式中形成两个区域。在本说明书中，夹在多个区域(沟道形成区)(本实施方式中为两个区域)之间的杂质区称为中间杂质区。
图16B为示出了用于形成置于栅电极之外的源区和漏区的掺杂处理的截面视图。使用第二导电堆叠图形作为掩膜，将提供一种导电类型的杂质元素添加到结晶半导体薄膜706。通过添加提供一种导电类型的杂质元素，形成第二浓度杂质区1510和1511。在不高于30kV的加速电压下，执行用于形成源区和漏区的掺杂处理。可将第二浓度杂质区1510的杂质浓度调整为1×1019至5×1021/cm3(SIMS测量中的峰值)。
注意，掺杂处理的顺序没有特别限制。在执行用于形成源区和漏区的掺杂处理之后，可执行用于形成LDD区的掺杂处理。此外，在本实施方式中，执行掺杂处理两次以形成具有不同浓度的杂质区；然而，可以进行一次掺杂处理并通过调整处理的条件，由此形成具有不同浓度的杂质区。接着，在该TFT上形成绝缘薄膜1512和绝缘薄膜1513，在绝缘薄膜1512和1513内形成连接到第二浓度杂质区1510的接触孔，并形成分别用作源极布线或漏极布线的导电薄膜1514和1515(图16C)。
通过上述步骤，可以完成其中两个沟道形成区之间的间隔小于2μm的薄膜晶体管。根据本发明，可以降低具有多栅结构的TFT所占据的面积，由此实现高清晰度的发光装置。
可以自由地结合上述实施方式执行本实施方式。也就是说，可以自由地和本实施方式相结合地使用实施方式1至3中所描述的材料和形成方法。
实施方式5
在本实施方式中，将参考图12A至12C解释把根据本发明的半导体装置用作能够无接触地发送和接收数据的RFID标签的情形的一个实施方 式。
RFID标签2020具有无接触地进行数据通信的功能，其包含电源电路2011、时钟发生电路2012、数据解调/调制电路2013、用于控制其它电路的控制电路2014、接口电路2015、存储器2016、数据总线2017、和天线(天线线圈)2018(图12A)。
电源电路2011用于基于从天线2018输入的AC信号而产生提供给半导体装置中各个电路的电源。时钟发生电路2012用于基于从天线2018输入的AC信号产生提供给半导体装置中各个电路的时钟信号。数据解调/调制电路2013用于解调和调制用来与读取器/写入器2019通信的数据。控制电路2014用于控制存储器2016。天线2018用于发射和接收无线电波。读取器/写入器2019控制半导体装置、与该半导体装置的通信、及处理其数据。注意，该RFID标签不限于这种结构，例如可以额外提供诸如电源电压限制器电路和密码分析专用硬件的另外元件。
此外，该RFID标签可以是下述类型：不安装电源(电池)，通过无线电波将电源电压提供给各个电路；通过安装的电源(电池)代替天线将电源电压提供各个电路；或者是通过无线电波和电源提供电源电压。
对于使用根据本发明的半导体装置作为RFID标签等的情形，其优点为可以实现无接触通信、实现多次读取、实现数据写入、实现转变成各种形状、方向性宽且根据选定频率提供了大的识别范围、等等。RFID标签可以应用于：能够通过非接触的无线电通信而识别个人或物体的个体信息的IC标签、通过标签处理可以粘附到对象的粘性标签、用于事件或娱乐的腕带等。此外，可以使用树脂材料加工RFID标签，或者该标签可以直接固定到阻断无线电通信的金属。此外，RFID可用于操作诸如入口管理***和检查***或调整***的***。
接着，下面将解释采用根据本发明半导体装置的RFID标签的实际使用的一个模式。将读出器/写入器2030置于包含显示部分2031的便携终端的一侧上，并将RFID标签2033置于商品2032的一侧上(图12B)。当读出器/写入器2030被保持对准商品2032的RFID标签2033时，和该商品有关的信息，例如该商品的原材料和原产地、各生产过程的测试结果、销售过程的记录以及关于该商品的另外描述等显示在显示部分2031内。此外，当商品2036沿传送带传输时，可以使用置于读出器/写入器2034和商品2036内的RFID标签2035检查商品2036(图12C)。 这样，可以容易地获取信息，通过对***采用RFID可实现强大功能及高的附加值。
可以自由结合上述实施方式而执行本实施方式。
实施方式6
根据本发明的半导体装置具有广阔的应用领域。例如，本发明可以应用于电子设备。该电子设备包含电视接收机、计算机、诸如移动电话的便携信息终端、诸如数码相机和摄像机的摄影机、导航***、投影仪等。将参考图13描述根据本发明的半导体器件被应用于移动电话的情形。
移动电话包含外壳2700和2706、面板2701、机壳2702、印刷电路板2703、操作按钮2704、和电池2705。含有面板2701从而为可自由拆卸的机壳2702被置于印刷电路板2703。根据包含面板2701的电子设备而适当地改变机壳2702的外形和尺寸。在印刷电路板2703上安装多个已封装半导体装置，根据本发明的半导体装置可以用作其中一个半导体装置。安装在印刷电路板2703上的多个半导体装置都具有控制器、中央处理器(CPU)、存储器、电源电路、音频处理电路、发射/接收电路等功能中的任一种。
面板2701通过连接薄膜2708连接到印刷电路板2703。上述面板2701、机壳2702、以及印刷电路板2703和操作按钮2704及电池2705一起被包含在外壳2700和2706内。布置面板2701中包含的像素区域2709，使得从设于外壳2700内的窗口可以看到该像素区域。
根据本发明的半导体装置紧凑，且既薄又轻。因此，该半导体装置可以有效地利用该电子设备的外壳2700和2706内的有限空间。
此外，根据本发明的半导体装置可以用于例如纸币、硬币、有价证券、证书、无记名债券、包装容器、书籍、记录介质、个人用品、交通工具、食物、衣服、保健用品、生活用品、医药、电子设备等中的RFID标签。将参考图14A至14H描述其具体示例。
纸币和硬币是指市场上的货币，包含为特定区域内货币的票据(现金凭据)、纪念币等。有价证券是指支票、股票、期票等(图14A)。证书指驾驶执照、居住证等(见图14B)。无记名债券指邮票、米票(ricecoupon)、各种礼券等(见图14C)。包装容器指用于饭盒等的包装纸、 塑料瓶等(见图14D)。书籍是指书、卷等(见图14E)。记录介质指DVD软件、录像带等(见图14F)。交通工具指诸如自行车的有车轮的车辆、船舶等(见图14G)。个人物品指袋子、眼镜等(见图14H)。食物用品指蔬菜、饮料等。衣物指衣服、鞋等。保健用品指医疗仪器、保健用具等。生活用品指家具、照明设备等。医药指药品、农业化学制品等。电子设备指液晶显示装置、电致发光显示装置、电视设备(电视机或者薄电视机)、移动电话等。
通过为纸币、硬币、有价证券、证书、无记名债券等提供RFID标签20，可以防止对其的仿冒。特别地，通过向健康保险卡(为一种证书)提供用于记录先前疾病或用药历史的无线芯片并在医生诊断时检查该健康保险卡，即使对于就诊于多家医院的情形，也可以防止对药物类型、剂量等做出错误诊断。此外，通过对包装容器、书籍、记录介质、个人用品、食物、生活用品、电子设备等提供RFID标签20，可以改善检查***、出租***等的效率。通过为交通工具、保健用品、医药等提供RFID标签20，可以防止对其的仿冒和偷窃并防止误食药物。RFID标签20可粘附到对象的表面或嵌入到对象中。例如，RFID标签20可嵌入到书籍的纸中或嵌入到包装的有机树脂中。
这样，通过为包装容器、记录介质、个人用品、食物用品、衣物、生活用品、电子设备等提供RFID标签20，可以改善检查***和出租***等的效率。通过为交通工具提供RFID标签20，可以防止仿冒和偷窃。此外，通过将RFID标签20嵌入到诸如动物的生物中，可以容易地识别各个生物；例如通过将RFID标签20嵌入到诸如家畜的生物中，可以容易地识别其第一年的生活、性别、品种等。
如前所述，根据本发明的该半导体装置可以用于任意物品。可以自由地结合上述实施方式而实施本实施方式。
本发明基于2005年5月31日在日本专利局提交的日本专利申请序号2005-158462，该专利申请的内容在此引用作为参考。

Claims (29)

1.一种天线制造方法，包含：
将包含导电颗粒的流体涂敷到对象上；以及
通过固化该包含导电颗粒的流体而形成包含导电颗粒的膜之后，使用激光照射形成天线。
2.根据权利要求1的天线制造方法，其中通过激光照射图形化包含导电颗粒的膜而形成天线。
3.根据权利要求1的天线制造方法，其中使用丝网印刷、旋涂、浸渍、或小滴释放方法，作为涂敷包含导电颗粒的流体的方法。
4.根据权利要求1的天线制造方法，其中将包含下述物质的颗粒用作所述导电颗粒：金、银、铜、金银合金、金铜合金、银铜合金、金银铜合金、氧化铟锡、将大于或等于2wt％且小于或等于20wt％的氧化锌混合到氧化铟中的导电氧化物、将大于或等于2wt％且小于或等于20wt％的氧化硅混合到氧化铟中的导电氧化物、无铅焊料、或含铅焊料。
5.根据权利要求1的天线制造方法，其中在激光照射中使用波长为大于或等于1nm且小于或等于380nm的固体激光器。
6.一种制造半导体装置的方法，包含：
在衬底上形成分离层；
在该分离层上形成包含薄膜晶体管的元件层；
在该元件层上涂敷包含导电颗粒的流体；
在通过固化包含导电颗粒的流体而形成包含导电颗粒的膜之后，使用激光照射形成电连接到薄膜晶体管的天线；
在该元件层和天线上形成保护层；
选择性地除去元件层和保护层以形成开口部分；
将元件层、天线、和保护层与衬底分离；以及
使用第一柔性膜和第二柔性膜将该元件层、天线、和保护层密封。
7.根据权利要求6的半导体装置制造方法，其中通过激光照射图形化包含导电颗粒的膜而形成天线。
8.根据权利要求6的半导体装置制造方法，其中使用丝网印刷、旋涂、浸渍、或小滴释放方法，作为涂敷包含导电颗粒的流体的方法。
9.根据权利要求6的半导体装置制造方法，其中将包含下述物质的颗粒用作所述导电颗粒：金、银、铜、金银合金、金铜合金、银铜合金、金银铜合金、氧化铟锡、将大于或等于2wt％且小于或等于20wt％的氧化锌混合到氧化铟中的导电氧化物、将大于或等于2wt％且小于或等于20wt％的氧化硅混合到氧化铟中的导电氧化物、无铅焊料、或含铅焊料。
10.一种半导体装置制造方法，包含：
在第一衬底上涂敷包含导电颗粒的流体；
在通过固化包含导电颗粒的流体而形成包含导电颗粒的膜之后，使用激光照射在第一衬底上形成天线；
连接其上形成了天线的第一衬底和其上形成了分离层和包含薄膜晶体管的元件层的第二衬底，从而将天线电连接到该薄膜晶体管；
选择性地除去连接的第一和第二衬底以形成开口部分；
分离第二衬底；以及
使用第一柔性膜和第二柔性膜将其上提供了元件层和天线的第一衬底密封。
11.根据权利要求10的半导体装置制造方法，其中通过激光照射图形化包含导电颗粒的膜而形成该天线。
12.根据权利要求10的半导体装置制造方法，其中使用丝网印刷、旋涂、浸渍、或小滴释放方法，作为涂敷包含导电颗粒的流体的方法。
13.根据权利要求10的半导体装置制造方法，其中将包含下述物质的颗粒用作所述导电颗粒：金、银、铜、金银合金、金铜合金、银铜合金、金银铜合金、氧化铟锡、将大于或等于2wt％且小于或等于20wt％的氧化锌混合到氧化铟中的导电氧化物、将大于或等于2wt％且小于或等于20wt％的氧化硅混合到氧化铟中的导电氧化物、无铅焊料、或含铅焊料。
14.一种半导体装置制造方法，包含：
在第一衬底上涂敷包含导电颗粒的流体；
在通过固化包含导电颗粒的流体而形成包含导电颗粒的膜之后，使用激光照射在第一衬底上形成天线；
连接其上形成了天线的第一衬底和其上形成了分离层和包含薄膜晶体管的元件层的第二衬底，从而将天线电连接到该薄膜晶体管；
连接之后，研磨第一衬底并抛光被研磨的第一衬底；以及
使用第一柔性膜和第二柔性膜将抛光后的第一衬底以及第二衬底密封。
15.根据权利要求14的半导体装置制造方法，其中通过激光照射图形化包含导电颗粒的膜而形成该天线。
16.根据权利要求14的半导体装置制造方法，其中使用丝网印刷、旋涂、浸渍、或小滴释放方法，作为涂敷包含导电颗粒的流体的方法。
17.根据权利要求14的半导体装置制造方法，其中将包含下述物质的颗粒用作所述导电颗粒：金、银、铜、金银合金、金铜合金、银铜合金、金银铜合金、氧化铟锡、将大于或等于2wt％且小于或等于20wt％的氧化锌混合到氧化铟中的导电氧化物、将大于或等于2wt％且小于或等于20wt％的氧化硅混合到氧化铟中的导电氧化物、无铅焊料、或含铅焊料。
18.一种半导体装置制造方法，包含：
在衬底上形成分离层；
在该分离层上形成包含薄膜晶体管的元件层；
在该元件层上形成导电膜；
在形成该导电膜之后，通过激光照射形成电连接到该薄膜晶体管的天线；
在该元件层和天线上形成保护层；
选择性地除去元件层和保护层以形成开口部分；
将元件层、天线、和保护层与衬底分离；以及
使用第一柔性膜和第二柔性膜密封该元件层、天线、和保护层。
19.根据权利要求18的半导体装置制造方法，其中通过激光照射图形化导电膜而形成天线。
20.根据权利要求18的半导体装置制造方法，其中通过CVD、溅射、电镀、或蒸发形成该导电膜。
21.根据权利要求18的半导体装置制造方法，其中在激光照射中使用波长为大于或等于1nm且小于或等于380nm的固体激光器。
22.一种半导体装置制造方法，包含：
在第一衬底上形成导电膜；
在形成该导电膜之后，通过激光照射在第一衬底上形成天线；
连接其上形成了天线的第一衬底和其上形成了分离层以及包含薄膜晶体管的元件层的第二衬底，从而将天线电连接到薄膜晶体管；
选择性地除去连接的第一和第二衬底以形成开口部分；
分离第二衬底；以及
使用第一柔性膜和第二柔性膜密封其上提供了元件层和天线的第一衬底。
23.根据权利要求22的半导体装置制造方法，其中通过激光照射图形化导电膜而形成天线。
24.根据权利要求22的半导体装置制造方法，其中通过CVD、溅射、电镀、或蒸发形成该导电膜。
25.根据权利要求22的半导体装置制造方法，其中在激光照射中使用波长为大于或等于1nm且小于或等于380nm的固体激光器。
26.一种半导体装置制造方法，包含：
在第一衬底上形成导电膜；
在形成该导电膜之后，使用激光照射在第一衬底上形成天线；
连接其上形成了天线的第一衬底和其上形成了分离层和包含薄膜晶体管的元件层的第二衬底，从而将天线电连接到薄膜晶体管；
研磨第一衬底并抛光被研磨的第一衬底；以及
使用第一柔性膜和第二柔性膜将抛光后的第一衬底以及第二衬底密封。
27.根据权利要求26的半导体装置制造方法，其中通过激光照射图形化导电膜而形成天线。
28.根据权利要求26的半导体装置制造方法，其中通过CVD、溅射、电镀、或蒸发形成该导电膜。
29.根据权利要求26的半导体装置制造方法，其中在激光照射中使用波长为大于或等于1nm且小于或等于380nm的固体激光器。
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Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7456104B2 (en) * 2005-05-31 2008-11-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7651932B2 (en) * 2005-05-31 2010-01-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing antenna and method for manufacturing semiconductor device
KR100773465B1 (ko) * 2006-05-16 2007-11-05 엘지전자 주식회사 안테나 구조 및 안테나 형성방법
TWI427682B (zh) 2006-07-04 2014-02-21 Semiconductor Energy Lab 顯示裝置的製造方法
US7994021B2 (en) * 2006-07-28 2011-08-09 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
TWI427702B (zh) * 2006-07-28 2014-02-21 Semiconductor Energy Lab 顯示裝置的製造方法
US7943287B2 (en) * 2006-07-28 2011-05-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
TWI412079B (zh) * 2006-07-28 2013-10-11 Semiconductor Energy Lab 製造顯示裝置的方法
KR101346246B1 (ko) 2006-08-24 2013-12-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 제작방법
US7927991B2 (en) * 2006-08-25 2011-04-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7795154B2 (en) 2006-08-25 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device that uses laser ablation, to selectively remove one or more material layers
US8563431B2 (en) * 2006-08-25 2013-10-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8148259B2 (en) 2006-08-30 2012-04-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7651896B2 (en) * 2006-08-30 2010-01-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5110830B2 (ja) * 2006-08-31 2012-12-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7732351B2 (en) 2006-09-21 2010-06-08 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device and laser processing apparatus
US7767595B2 (en) * 2006-10-26 2010-08-03 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
CN101246849B (zh) * 2007-02-13 2010-05-19 相丰科技股份有限公司 具天线导体的集成电路装置及其制造方法
US7960261B2 (en) * 2007-03-23 2011-06-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing crystalline semiconductor film and method for manufacturing thin film transistor
EP2001078A1 (en) * 2007-05-25 2008-12-10 Laird Technologies AB An antenna device and a portable radio communication device comprising such an antenna device
US7804450B2 (en) * 2007-07-20 2010-09-28 Laird Technologies, Inc. Hybrid antenna structure
JP2009087928A (ja) * 2007-09-13 2009-04-23 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US8314011B2 (en) * 2008-05-30 2012-11-20 Alta Devices, Inc. Epitaxial lift off stack having a non-uniform handle and methods thereof
WO2010111601A2 (en) * 2009-03-26 2010-09-30 Semprius, Inc. Methods of forming printable integrated circuit devices and devices formed thereby
CN102834912A (zh) * 2010-01-22 2012-12-19 阿尔塔设备公司 用于包括光电装置的各种装置的支撑结构
WO2011145633A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8878147B2 (en) * 2010-09-07 2014-11-04 Joseph C. Robinson Method and apparatus for in situ preparation of serial planar surfaces for microscopy
TWI469442B (zh) * 2010-10-15 2015-01-11 Advanced Connectek Inc Soft antenna
WO2012090973A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN102263327A (zh) * 2011-08-04 2011-11-30 瑞声声学科技(深圳)有限公司 射频识别天线的制作方法
CN102437414A (zh) * 2011-08-04 2012-05-02 瑞声声学科技(深圳)有限公司 射频识别天线的制作方法
US20150269474A1 (en) * 2011-08-08 2015-09-24 David Finn Rfid transponder chip modules
US20130342423A1 (en) * 2012-06-22 2013-12-26 Etansi Inc. Electronic device, decorated article, decoration film, manufacturing method for decorated article and manufacturing method for decoration film
US9535277B2 (en) 2012-09-05 2017-01-03 Semiconductor Energy Laboratory Co., Ltd. Conductive oxide film, display device, and method for forming conductive oxide film
FR2995445B1 (fr) * 2012-09-07 2016-01-08 Soitec Silicon On Insulator Procede de fabrication d'une structure en vue d'une separation ulterieure
US9869932B2 (en) * 2012-10-04 2018-01-16 Toray Industries, Inc. Conductive pattern fabrication method
WO2014171336A1 (en) * 2013-04-15 2014-10-23 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
EP2837506B1 (en) * 2013-08-12 2019-06-12 Ferdiam S.r.l. Process for the realization of decorations
CN103489027A (zh) * 2013-09-27 2014-01-01 南京铭旷电子科技有限公司 低成本陶瓷基电子标签及其制备方法
JP6200934B2 (ja) 2014-12-08 2017-09-20 財團法人工業技術研究院Ｉｎｄｕｓｔｒｉａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ ビームアンテナ
CN105463242A (zh) * 2016-01-05 2016-04-06 刘操 一种高导电率高延展性的铜合金导线及其制备方法
CN106374189A (zh) * 2016-08-29 2017-02-01 歌尔股份有限公司 激光成型天线及其制造方法和手机
CN106585069A (zh) * 2016-12-23 2017-04-26 武汉华星光电技术有限公司 柔性基板、面板及丝网印刷机制作柔性基板、面板的方法
CN109427911B (zh) * 2017-08-31 2021-12-14 昆山国显光电有限公司 一种柔性薄膜晶体管及其制备方法
KR102187498B1 (ko) * 2018-12-28 2020-12-08 한국과학기술원 전자 소자의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000048154A (ja) * 1998-07-31 2000-02-18 Toppan Forms Co Ltd 非接触ｉｃモジュール用アンテナの形成方法
JP2004193937A (ja) * 2002-12-11 2004-07-08 Toppan Printing Co Ltd ミリ波用レーダーアンテナのアンテナ導体パターンの形成方法
JP2004200738A (ja) * 2002-12-16 2004-07-15 Casio Comput Co Ltd アンテナ装置
CN1519775A (zh) * 2002-12-27 2004-08-11 株式会社半导体能源研究所 卡以及利用该卡的记帐***

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61265857A (ja) 1985-05-20 1986-11-25 Matsushita Electronics Corp 半導体装置
JPH03263366A (ja) 1990-03-13 1991-11-22 Fujitsu Ltd 半導体装置及びその製造方法
JPH0677407A (ja) 1992-04-06 1994-03-18 Nippon Precision Circuits Kk 半導体装置
JP4080613B2 (ja) 1998-10-21 2008-04-23 大日本印刷株式会社 非接触型ｉｃカード用アンテナコイルのパターン決定方法
US6203952B1 (en) 1999-01-14 2001-03-20 3M Innovative Properties Company Imaged article on polymeric substrate
JP3377786B2 (ja) 2000-06-21 2003-02-17 日立マクセル株式会社 半導体チップ
AU7457401A (en) 2000-06-21 2002-01-02 Hitachi Maxell, Ltd. Semiconductor chip and semiconductor device using the semiconductor chip
JP2002026327A (ja) 2000-06-30 2002-01-25 Seiko Epson Corp 分割体の作製方法
DE10063696A1 (de) 2000-12-20 2002-07-18 Siemens Ag Verfahren zur Herstellung eines Gehäuses eines mobilen Kommunikations-Endgerätes, Gehäuse und mobiles Kommunikations-Endgerät
JP4302335B2 (ja) * 2001-05-22 2009-07-22 株式会社半導体エネルギー研究所 太陽電池の作製方法
JP4393859B2 (ja) 2002-12-27 2010-01-06 株式会社半導体エネルギー研究所 記録媒体の作製方法
JP4323813B2 (ja) 2003-01-14 2009-09-02 キヤノン株式会社 基板の製造方法
US20040152276A1 (en) 2003-01-14 2004-08-05 Naoki Nishimura Device, and substrate on which circuit and antenna are formed
JP2004220304A (ja) 2003-01-15 2004-08-05 Toppan Printing Co Ltd 無線タグ用アンテナの形成方法および無線タグ
JP4566578B2 (ja) 2003-02-24 2010-10-20 株式会社半導体エネルギー研究所 薄膜集積回路の作製方法
US7973313B2 (en) 2003-02-24 2011-07-05 Semiconductor Energy Laboratory Co., Ltd. Thin film integrated circuit device, IC label, container comprising the thin film integrated circuit, manufacturing method of the thin film integrated circuit device, manufacturing method of the container, and management method of product having the container
US7955907B2 (en) * 2004-01-26 2011-06-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, television set, and method for manufacturing the same
TWI366701B (en) * 2004-01-26 2012-06-21 Semiconductor Energy Lab Method of manufacturing display and television
US7977253B2 (en) * 2004-08-31 2011-07-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR101038494B1 (ko) * 2004-12-28 2011-06-01 삼성테크윈 주식회사 Ｒｆｉｄ 태그용 안테나 제조 방법
US7566633B2 (en) * 2005-02-25 2009-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US7651932B2 (en) * 2005-05-31 2010-01-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing antenna and method for manufacturing semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000048154A (ja) * 1998-07-31 2000-02-18 Toppan Forms Co Ltd 非接触ｉｃモジュール用アンテナの形成方法
JP2004193937A (ja) * 2002-12-11 2004-07-08 Toppan Printing Co Ltd ミリ波用レーダーアンテナのアンテナ導体パターンの形成方法
JP2004200738A (ja) * 2002-12-16 2004-07-15 Casio Comput Co Ltd アンテナ装置
CN1519775A (zh) * 2002-12-27 2004-08-11 株式会社半导体能源研究所 卡以及利用该卡的记帐***

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