JPH03263366A

JPH03263366A - 半導体装置及びその製造方法

Info

Publication number: JPH03263366A
Application number: JP6162290A
Authority: JP
Inventors: Naoto Yamada; 直人山田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-03-13
Filing date: 1990-03-13
Publication date: 1991-11-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】形成する工程とを含む。

〔概要〕

半導体基板上にインダクタンス素子を有する半導体装置
及びその製造方法に関し、限られたＬＳＩチップ面積においてインダクタンス素子
以外の回路素子の集積度を向上し、しかも大きいインダ
クタンス値を得ることを目的とし、ＬＳＩチップの周辺
の四辺に沿って延びる周辺部分に、多胴金属配線からな
るインダクタンス素子を形成し、そのインダクタンス素
子は、各金属配線間に磁性体層を介在させた構成とし、
又、その製造に際し、半導体基板上に第１層金属配線を
形成し、その表面に絶縁層間膜を介して磁性体層を形成
し、コンタクトホールを形成する工程と、このコンタク
トホールとコンタクトをとるように表面に第２層金属配
線を形成し、その表面に絶縁層間膜を介して磁性体層を
形成し、コンタクトホールを形成する工程と、このコン
タクトホールとコンタクトをとるように表面に第３層金
属配線を〔産業上の利用分野〕本発明は、半導体基板上にインダクタンス素子を有する
半導体装置及びその製造方法に関する。

近年のＬＳＴでは、その内部搭載素子として能動素子（
バイポーラトランジスタ、ＭＯＳ　ｌ−ランジスタ、ダ
イオード等）、抵抗素子、コンデンサ素子等がある。然
るに、インダクタンス素子は金属配線層が平面状に形成
されているために他の素子に比して占有面積小さく形成
するのが困難である。そこで、金属配線層を立体的に形
成して専有面積を小さくする必要がある。

（従来の技術）例えば第７図に示す如く、インダクタンス素子りはコン
デンサ素子Ｃと共に低域フィルタ５０の一部の素子とし
て用いられる。出力バッファ５１から出力された高周波
信号が例えば第８図（Ａ）に示すようにオーバシュート
及びアンダシュートといったノイズ成分を含んでいる場
合、低域フィルタ５０を通すことによって同図（Ｂ）に
示すようにノイズ成分を軽減されて出力端子５２より出
力される。

従来のインダクタンス素子は、例えば第９図に示す如く
、平面においてスパイラル状に形成されていた。ここに
、５３は金属配線、５４はその下層に形成されたポリシ
リコン配線である。然るに、このように平面的に形成す
ると限られたＬＳＩチップ面積においてインダクタンス
素子の占有面積が大になってしまい、大きいインダクタ
ンス値を得ようとするとますます占有面積が大になると
いう不都合があった。

そこで、従来、例えば特開昭５６−２６０６号公報（発
明の名称「回路装置」〉や特開昭６３−１１０７６７号
公報（発明の名称「半導体装置」）等に記載されている
ように、配線層を多層化した構成としてインダクタンス
を形成した技術が提案されており、このような構成にす
れば回路平面積を小さくすることが可能である。然るに
、いずれの技術におい〔作用〕本発明では、多層構造とされたインダクタンス素子をＬ
ＳＩチップの周辺部のみに形成したため、これ以外の領
域〈メインチップ領域〉にはインダクタンス素子以外の
他の回路素子を形成できる。

従って、限られたＬＳＩチップの平面積においてインダ
クタンス素子は大きな占有面積となることはなく、他の
回路素子を集積度高く構成できる。

この場合、インダクタンス素子は、各金属配線間に磁性
体層を介在させた構成であるため、インダクタンス素子
の面積を大きくとらないでも大きなインダクタンス値を
得ることができる。

又、単に金属配線層と磁性体層とを順次交互に重ね合わ
せるだけの工程で磁性体挿入形のインダクタンス素子を
形成でき、簡単な工程で安価に製造できる。

〔実施例〕

第１図は本発明装置の各実施例の概略平面図を示し、同
図（Ａ）は第１実施例（閉ループタイてもＬＳＩチップ
の平面図上どの位置にインダクタンスを形成するかまで
は言及されていない。

（発明が解決しようとする課題）前述のように、第９図に示す従来例は、金属配線５３を
平面的にスパイラル状に形成されているのでインダクタ
ンス素子の占有面積が例えば数＃ｌｌ１１２のように大
になってしまい、インダクタンス素子以外の回路素子の
集積度が低くなり、大きいインダクタンス値を得ようと
するとますますインダクタンス素子の占有面積が大にな
る問題点があった。

一方、前述の公報に記載された従来例は、多層化配線を
限られたＬＳＩチップ面積のどの位置に形成するかまで
は言及されておらず、限られたＬＳＩチップ面積のうち
中央部分付近などに形成すると、他の回路素子の集積度
をあまり向上できない等の問題点を生じる。

本発明は、限られたＬＳＩチップ面積においてインダク
タンス素子以外の回路素子の集積度を向上し、しかも大
きいインダクタンス値を得ることができる半導体装置及
びその製造方法を提供することを目的とする。

〔課題を解決するための手段〕

本発明は、ＬＳＩチップの周辺の四辺に沿って延びる周
辺部分に、多層金属配線からなるインダクタンス素子を
形成してなる。この場合、インダクタンス素子は、各金
属配線間に磁性体層を介在させた構成とする。又、その
製造に際し、半導体基板上に第１居金属配線を形成し、
その表面に絶縁層間膜を介して磁性体層を形成し、第１
層金属配線とコンタクトをとるためのコンタクトホール
を形成する工程と、このコンタクトホールとコンタクト
をとるように表面に第２層金属配線を形成し、その表面
に絶縁層間膜を介して磁性体層を形成し、第２腸金属配
線とコンタクトをとるためのコンタクトホールを形成す
る工程と、このコンタクトホールと］ンタクトをとるよ
うに表面に第３層金属配線を形成する工程とを含んで製
造する。

プ〉、同図（Ｂ）は第２実施例（開ループタイプ〉であ
る。同図（Ａ）中、１はＬＳＩチップでその周辺部分に
のみ例えばアルミニウムの多層配線構造のインダクタン
ス素子２が形成されている。３は他の回路素子領域（メ
インチップ領１ｉｉりで、ＬＳＩチップ１の平面積中周
辺部分のインダクタンス素子２を除いた部分を占める。

同図（Ｂ）中、５はＬＳＩチップで、その周辺部分にの
み例えばアル稟ニウムの多層配線構造のインダクタンス
素子６が形成されている。６＋　、６２．６３は夫々第
１層、第２層、第３層の金属配線である。７は他の回路
素子領域（メインチップ領域）で、ＬＳＩチップ５の平
面積中周辺部分のインダクタンス素子６を除いた部分を
占める。

第２図（Δ）、（自〉は夫々第１実施例の要部の平面図
及びそのＸ−Ｙ線に沿った断面図を示す。

同図において、第２層金属配線１．０２は、第１層・第
２層コンタクトホール１１１２を介して第１層金属配線
１２１に接続され、第１層・第２層コンタクトホール１
３１２を介して第２層金属配線１４２に接続され、第１
層・第２層コンタクトホール１５２３を介して第３層金
属配線１６３に接続され、更に、第２層・第３層コンタ
クトホール１７２３を介して第２層金属配線１８２に接
続され、第１層・第２層コンタクトホール１９１２を介
して第１層金属配線２０＋に接続され、第１層・第２層
コンタクトホール２１１２を介して第２層金属配線２２
２に接続され、以下このような構成が繰返されて全体で
インダクタンス索子２（第１図（Ａ））がコイル状に形
成されている。なお、第２図（Ｂ）中、２３１２及び２
３２３は絶縁層間膜である。又、第２図中、各金属配線
１２１，１４２゜１６３、…の夫々の層間にはフェライ
ト胴（図示せず）が挿入されるが、ここでは図面を簡略
化するために省略してあり、その詳細は第６図で説明す
る。第１実施例の立体模式図を第３図に示す。

なお、第１実施例においては第１＠〜第３＠金属配線を
用いた３Ｍ構造としているが、第１層、第２層金属配線
のみの２層構造で構成してもよい。

この場合、３層構造のものよりもコイル径が小さくなる
。

第４図は第２実施例の概略斜視図を示す。第１層金属配
線６１は第１層・第２層コンタクトホール２５Ｉ２を介
して第２層金属配線６２に接続され、更に、第２層金属
配線６２は第２層・第３層コンタクトボール２５２３を
介して第３層金属配線６３に接続され、全体でインダク
タンス素子６（第１図（Ｂ）〉が形成されている。なお
、第４図中、２６１２及び２６は絶縁層間膜である。な
お、フェライト層を設ける場合は他の回路素子領域７の
一部を用いる。第２実施例のものは、例えば第５図に示
すようにＬＳＩチップ５＋　、５２を上下方向に重ね合
わせてアイソレーションインタフェースを構成し、相互
インダクタンスを得る場合に用いられる。

このように本発明は、第１図（Ａ）、（Ｂ）に示す如く
、多層構造とされたインダクタンス素子２．６をＬＳＩ
チップ１．５の周辺部分のみに形成したため、これ以外
の領域つまり他の回路素子領域（メインチップ領域）３
，７にはインダクタンス素子２．６以外の他の回路素子
を形威できる。

従って、限られたＬＳＩチップ１．５の平面積において
インダクタンス素子は大きな占有面積となることはなく
、他の回路素子を集積度高く構成できる。

第６図は第１図（Ａ）又は（Ｂ）に示す半導体装置の製
造方法の一実施例の製造工程図を示す。

第６図中、第２図と同一構成部分には同一番号を付す。

同図（Ａ）において、シリコン基板（半導体基板）３０
上に熱酸化によって酸化シリコン膜３１を形成し、その
上にレジスト膜（図示せず）をパターニング形成し、リ
ンをイオン注入してＮウェル層３２を形成し、続いてボ
ロンをイオン注入してＰウェル層３３を形成する。次に
同図（Ｂ）において、フィールド酸化膜（酸化シリコン
膜〉３４を形成し、例えばＰＶＤ　（物理蒸着法）にて
Ｎウェル層３２上に多結晶シリコン層３５を形成する一
方、Ｐウェル層３３上に多結晶シリコン層３６を形成す
る。次に同図（Ｃ）において、リンをイオン注入してＰ
ウェル層３３にＮ層３７を形１２威してＮチャネルトランジスタを形成し、続いてボロン
をイオン注入してＮウェル層３２に１層３８を形成して
Ｐチャネルトランジスタを形成する。

次に同図（Ｄ＞において、表面に例えばＰＶＤ法にてＰ
　Ｓ　Ｇ　（ｐｈｏｓｐｈｏ　−ｓｉ　ｌ　１ｃａｔｅ
　ｇｌａｓｓ）膜３９を形成し、次に同図（Ｅ）におい
て、Ｎ層３７及び１層３８とコンタクトをとるためのコ
ンタクトホール３９ａを形成し、表面に第１層金属配線
（アルミニウム）１２１を例えばＰＶＤ法にて形成する
。次に同図（「）において、表面に例えばＰＶＤ法にて
窒化膜（絶縁層間膜）２３１２を形成し、更にその表面
に例えばＰＶＤ法又はＭＯＣｖＤ法〈有機金属気相成長
法〉にてフェライト層４１を形威し、続いて第１層・第
２囮コンタクトホール形成のための孔部１３＋２８を形
成する。

次に同図（Ｇ）において、表面に窒化膜〈絶縁層間膜）
２３２３を形成し、次に同図（目）においで、第１腑・
第２層コンタク１〜ホール１３１ｚを形成し、第１層金
属配線１２１とコンタクトをとるための第１層金属配線
（アルミニウム）１４２を形成する。次に同図（１）に
おいて、表面に窒化膜４４を形威し、続いてその表面に
フェライト層４５を形成し、次に第２層・第３層コンタ
クトホール形成のための孔部１５２３　ａを形成し、続
いてその表面に窒化膜４６を形成し、第２層・第３層コ
ンタクトホール１５２３を形成し、第２層金属配線１４
２とコンタクトをとるための第３層金属配線（アルミニ
ウム〉１６３を形成する。

このように、本発明ではインダクタンス素子を多層化し
て立体的に形威し、この場合各金属配線の層間にはフェ
ライト層が挿入され、しかもこれらはＬＳＩチップの周
辺部に形成されている。従って、フェライト層があるた
めにより大きなインダクタンス値を得ることができ、イ
ンダクタンス素子の占有面積を大にとることなく大きな
インダクタンス値を得ることができる。

なお、それ程大きなインダクタンス値を必要としない場
合は、特にフェライト層を設けないでもよい。又、第６
図に示す製造工程ずは第１図（Ａ）に示す第１実施例に
対応したものであるが、第１図（Ｂ）に示す第２実施例
を製造する場合も基本的には第６図に示す製造工程と略
同じでよい。

〔発明の効果〕

以上説明した如く、本発明によれば、多層構造とされた
インダクタンス素子をＬＳＩチップの周辺の四辺に沿っ
て延びる周辺部分に形成したため、限られたＬＳＩチッ
プの平面積において他の回路素子を周辺部分以外の領域
に集積度高く構成でき、この場合、インダクタンス素子
は、各金属配線間に磁性体層を介在させたＷ４戒とした
ため、インダクタンス素子の面積を大きくとらないでも
大きなインダクタンス値を得ることができる。又、単に
金属配線層と磁性体層とを順次交互に重ね合わせるだけ
の工程で磁性体挿入形のインダクタンス素子を形成でき
、簡単な工程で安価に製造できる。

【図面の簡単な説明】

第１図は本発明装置の各実施例の概略平面図、第２図は
第１実施例の要部の構成図、第３図は第１実施例の立体模式図、第４図は第２実施例の概略、＄ｌｌ同図第５図は第２実
施例を用いてアイソレーションインタフェースを構成し
た場合の概略図、第６図は本発明製造方法の一実施例の
製造工程図、第７図はインダクタンス素子を用いた低域フィルタを説
明する図、第８図は低域フィルタのノイズ軽減効果を説明する図、第９図は従来のインダクタンス素子の平面図である。図において、１、’　５．５＋　、５ｚはＬＳＩチップ、２．６はイ
ンダクタンス素子、３．７は他の回路系領１４．（メインチップ領域〉、６
＋　、１２１　、２０＋は第１層金属配線、６２．１０
２．１４２．１８２．２２２は第２層５６金属配線、６ａ、１６ａは第３層金属配線、１１１２．１３１２．１９１２．２１１２は第１層・第
２層コンタクトホール、１５２３．１７２３は第２層・第３層コンタク］−ホー
ル、２３１２．２３２３，４４．４６は窒化膜（絶縁層間膜
）、３０はシリコン基板（半導体基板）、３２はＮウェル層、３３はＰウェル層、３５．３６は多結晶シリコン層、３７はＮ層、３８はＰ層、３９はＰＳＧ膜、３９ａはコンタクトホール、４１．４５はフェライト層（磁性体層〉を示す。７

Claims

【特許請求の範囲】

（１）ＬＳＩチップ（１）の周辺の四辺に沿って延びる
周辺部分に、多層金属配線（１２＿１、１４＿２、１６
＿３、…）からなるインダクタンス素子（２）を形成し
てなることを特徴とする半導体装置。
（２）該インダクタンス素子（２）は、該多層金属配線
（１２＿１、１４＿２、１６＿３、…）の各金属配線間
に磁性体層（４１、４５）を介在させた構成としてなる
ことを特徴とする請求項１記載の半導体装置。
（３）ＬＳＩチップ（１）の周辺の四辺に沿って延びる
周辺部分に、多層金属配線（１２＿、１４＿、１６＿３
、…）からなるインダクタンス素子（２）を形成してな
る半導体装置を製造するに際し、半導体基板（３０）上に第１層金属配線（１２＿１）を形成し、その表面に絶縁層間膜（２３＿
１＿２）を介して磁性体層（４１）を形成し、該第１金
属配線（１２＿１）とコンタクトをとるためのコンタク
トホール（１３＿１＿２）を形成する工程と、該コンタクトホール（１３＿１＿２）とコンタクトをと
るように表面に第２層金属配線（１４＿２）を形成し、
その表面に絶縁層間膜（２３＿２＿３）を介して磁性体
層（４５）を形成し、該第２層金属配線（１４＿２）と
コンタクトをとるためのコンタクトホール（１５＿２＿
３）を形成する工程と、該コンタクトホール（１５＿２
＿３）とコンタクトをとるように表面に第３層金属配線
（１６＿３）を形成する工程とを含むことを特徴とする
半導体装置の製造方法。