CN1851904A - 抗esd集成soi ligbt器件单元的工艺方法 - Google Patents
抗esd集成soi ligbt器件单元的工艺方法 Download PDFInfo
- Publication number
- CN1851904A CN1851904A CN 200610050900 CN200610050900A CN1851904A CN 1851904 A CN1851904 A CN 1851904A CN 200610050900 CN200610050900 CN 200610050900 CN 200610050900 A CN200610050900 A CN 200610050900A CN 1851904 A CN1851904 A CN 1851904A
- Authority
- CN
- China
- Prior art keywords
- carry out
- doping
- window
- etching
- anode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明涉及集成抗ESD二极管的SOI LIGBT器件结构的SOI CMOS VLSI工艺实现方法。现有方法制作的SOI LIGBT器件没有集成抗ESD结构与功能。本发明通过将常规SOI LIGBT器件的SOI CMOS VLSI工艺实现方法中的局部氧化隔离技术改为槽隔离技术实现硅岛隔离，阱掺杂调整为逆向掺杂分布的离子注入阱掺杂工艺，在n+源区掺杂的同时进行阳极短路点掺杂和抗ESD二极管阴极掺杂，并在进行p+源区掺杂和阳极区掺杂之前进行阳极区较低浓度p型掺杂的方法来实现。该方法采用现有SOI CMOS VLSI工艺技术，在几乎不增加工艺复杂度与工艺成本条件下使集成功率与射频SOI LIGBT器件的抗ESD性能得到显著改善。
Description
技术领域
本发明涉及集成抗ESD二极管的SOI LIGBT器件结构的SOI CMOSVLSI工艺实现方法。
背景技术
SOI LIGBT器件由于其较小的体积、重量，较高的工作温度和较强的抗辐照能力，较低的成本和较高的可靠性，作为无触点功率电子开关或功率驱动器在智能电力电子、高温环境电力电子、空间电力电子和交通工具电力电子等技术中具有广泛应用。SOI CMOS VLSI工艺技术由于其工艺成熟度高、介质隔离性能好、隔离工艺较简单、便于三维集成、便于微光机电和功率与射频单片***集成、便于提高集成密度和集成性能等优点，在VLSI制造、SOC(单片集成***)制造、SPIC(智能功率集成***)制造和TDS(三维集成***)制造等领域具有广泛应用。现有SOI LIGBT器件多通过SOI CMOS VLSI技术制作，其工艺方法如下：
1.在某种导电类型硅圆片的一侧表面下一定深度处形成隐埋绝缘层，将该硅圆片完全隔离为两个半导体区，其中，较厚的一侧作为衬底，较薄的一侧作为顶层硅膜用于制作器件和电路；
2.将抛光好的顶层硅膜经第一次氧化、第一次氮化、第一次刻蚀形成隔离区窗口，将隔离区中的硅膜采用LOCOS(局部氧化隔离工艺)去除，形成隔离绝缘层与隐埋绝缘层结合为一体的隔离氧化层，将顶层硅膜隔离为若干个硅岛；
3.然后在硅岛上相隔足够距离刻蚀出相互平行但垂直于隔离绝缘层的窗口，通过窗口掺入与顶层硅膜导电类型要求相同的杂质，获得一种浓度更高的与顶层硅膜导电类型相同的半导体区域作为缓冲区，并去除顶层硅膜表面绝缘层；
4.将顶层硅膜第二次氧化、第三次刻蚀形成相互平行且垂直于隔离绝缘层的窗口，其中一半位于缓冲区内，另一半位于缓冲区之间，在相邻的两个窗口之间形成场氧化绝缘层。进而进行薄栅氧化形成栅氧化层，淀积多晶硅，第四次刻蚀形成多晶硅栅极、场板和互连线，第五次刻蚀形成阱掺杂窗口，然后进行阱注入掺杂并高温退火推进形成与顶层硅膜导电类型相反的具有一定杂质浓度分布的阱区和位于缓冲区之内的阳极区；
5.然后进行第六次刻蚀形成阱区内的源极区掺杂窗口，进行掺杂并退火形成与阱区和相反的源极区；
6.进而进行第七次刻蚀形成阱区欧姆接触掺杂窗口和阳极区欧姆接触掺杂窗口，并进行掺杂和快速退火形成这两种区域的欧姆接触重掺杂，导电类型与阱区的相同；
7.再然后进行第八次刻蚀形成电极引线接触孔窗口，接着进行金属薄膜生长或淀积，并进行九次刻蚀形成金属电极引线、金属场板、金属互连线和压焊点；
8.最后淀积绝缘钝化层，刻蚀金属压焊点接触窗口，进行引脚压焊及封装。
这些SOI LIGBT器件没有集成抗ESD结构与功能，由于其固有的MOS(金属-氧化物-半导体)结构，在封装、运输、装配及使用过程中容易引起千伏以上的高压静电。如果没有稳压二极管钳位保护，由于栅氧化层很薄而易被这种高压静电击穿造成器件永久失效。这种由于高压静电引起栅击穿所造成的器件永久失效称为静电损伤(ESD)。目前，商业化的SOILIGBT器件在使用中需要外接分立稳压二极管加以保护，增加了体积、重量和成本，并且降低了可靠性。
发明内容
本发明目的在于针对现有技术的不足，提供一种制作具有自我抗ESD保护功能的SOI LIGBT器件单元的工艺方法，从而显著改善SOI LIGBT器件自我抗ESD保护性能，减小采用该种器件的各种电力电子***的体积、重量和成本，并提高***可靠性。
本发明包括以下步骤：
1.在某种导电类型硅圆片的一侧表面下一定深度处形成隐埋绝缘层，将该硅圆片完全隔离为两个半导体区，其中，较厚的一侧作为衬底，较薄的一侧具有一定的导电类型和掺杂浓度分布，作为顶层硅膜用于制作器件和电路。
2.将抛光好的顶层硅膜经第一次氧化、第一次氮化、第一次刻蚀形成隔离区窗口，将隔离区中的硅膜采用STI(浅槽隔离技术)/DTI(深槽隔离技术)去除，形成隔离绝缘层与隐埋绝缘层结合为一体的隔离氧化层，将顶层硅膜隔离为若干个硅岛。
3.在硅岛上相隔足够距离刻蚀出相互平行但垂直于隔离绝缘层的窗口，通过窗口掺入与顶层硅膜导电类型要求相同的杂质，获得一种浓度更高的与顶层硅膜导电类型相同的半导体区域，作为缓冲区，并去除顶层硅膜表面的绝缘层。
4.将顶层硅膜第二次氧化、第三次刻蚀形成相互平行且垂直于隔离绝缘层的窗口，其中一半位于缓冲区内，另一半位于缓冲区之间，在相邻的两个窗口之间形成场氧化绝缘层。再进行薄栅氧化形成栅氧化层，淀积多晶硅，第四次刻蚀形成多晶硅栅极、场板和互连线，第五次刻蚀形成阱掺杂窗口，然后进行逆向阱离子注入掺杂并高温退火推进形成与顶层硅膜导电类型相反的具有一定杂质浓度分布的阱区和位于缓冲区之内的阳极区。
5.然后进行第六次刻蚀形成阱区内的源极区掺杂窗口，同时形成阳极区之内的阳极短路点掺杂窗口和抗ESD二极管阴极掺杂窗口，在n+源区掺杂的同时进行阳极短路点掺杂和抗ESD二极管阴极掺杂，并进行快速退火形成n+源区、贯穿p型阳极区的n+阳极短路点和抗ESD二极管阴极区。
6.进而进行第七次刻蚀形成阱区欧姆接触掺杂窗口和阳极区欧姆接触掺杂窗口，并进行掺杂和快速退火形成这两种区域的欧姆接触重掺杂，导电类型与阱区的相同。
7.再然后进行第八次刻蚀形成电极引线接触孔窗口，接着进行金属薄膜生长或淀积，并进行九次刻蚀形成金属电极引线、金属场板、金属互连线和压焊点，同时形成栅极和抗ESD二极管阴极之间的金属互连线。
8.最后淀积绝缘钝化层，刻蚀金属压焊点接触窗口，进行引脚压焊及封装。
步骤2中的STI/DTI技术是先对准备好的圆片氧化氮化和刻蚀形成具有二氧化硅缓冲层的氮化硅掩模图形，接着进行沟槽刻蚀形成具有一定深度和侧墙倾角的沟槽，再接着进行沟槽边缘顶角钝化并去除表面损伤，然后进行沟槽填充形成沟槽隔离结构，紧接着在氮气中高温退火，再然后采用化学机械抛光进行表面平坦化，之后去除裸露氮化硅及残余裸露氮化硅，最后依次生长和去除牺牲氧化层。
本发明方法便于采用现有SOI CMOS VLSI工艺技术来实现具有优异抗ESD性能的集成功率与射频SOI LIGBT器件，在几乎不增加工艺复杂度与工艺成本条件下使集成功率与射频SOI LIGBT器件的抗ESD性能得到显著改善。
附图说明
图1为本发明的工艺流程图；
图2为本发明中STI/DTI工艺流程示意图。
具体实施方式
如图1和图2所示，集成抗ESD二极管的SOI LIGBT器件结构的SOICMOS VLSI工艺实现方法包括以下步骤：
1.在某种导电类型硅圆片的一侧表面下一定深度处形成隐埋绝缘层，将该硅圆片完全隔离为两个半导体区，其中，较厚的一侧作为衬底，较薄的一侧具有一定的导电类型和掺杂浓度分布，作为顶层硅膜用于制作器件和电路。
2.将抛光好的顶层硅膜经第一次氧化、第一次氮化、第一次刻蚀形成隔离区窗口，将隔离区中的硅膜采用STI(浅槽隔离技术)/DTI(深槽隔离技术)去除，形成隔离绝缘层与隐埋绝缘层结合为一体的隔离氧化层，将顶层硅膜隔离为若干个硅岛。STI(浅槽隔离技术)/DTI(深槽隔离技术)是先对准备好的圆片氧化氮化和刻蚀形成具有二氧化硅缓冲层的氮化硅掩模图形，接着进行沟槽刻蚀形成具有一定深度和侧墙倾角的沟槽，再接着进行沟槽边缘顶角钝化并去除表面损伤，然后进行沟槽填充形成沟槽隔离结构，紧接着在氮气中900度高温退火，再然后采用化学机械抛光进行表面平坦化，之后去除裸露氮化硅及残余裸露氮化硅，最后依次生长和去除牺牲氧化层。
3.然后在硅岛上相隔足够距离刻蚀出相互平行但垂直于隔离绝缘层的窗口，通过窗口掺入与顶层硅膜导电类型要求相同的杂质，获得一种浓度更高的与顶层硅膜导电类型相同的半导体区域，作为缓冲区，并去除顶层硅膜表面的绝缘层。
4.接着，将顶层硅膜第二次氧化、第三次刻蚀形成相互平行且垂直于隔离绝缘层的窗口，其中一半位于缓冲区内，另一半位于缓冲区之间，在相邻的两个窗口之间形成场氧化绝缘层。进而进行薄栅氧化形成栅氧化层，淀积多晶硅，第四次刻蚀形成多晶硅栅极、场板和互连线，第五次刻蚀形成阱掺杂窗口和阳极区二氧化硅掩模掺杂窗口，然后进行逆向阱注入掺杂并高温退火推进形成与顶层硅膜导电类型相反的具有一定逆向杂质浓度分布的阱区和位于缓冲区之内的阳极区。
5.然后进行第六次刻蚀形成阱区内的n+源极区掺杂窗口，同时形成阳极区之内的阳极短路点掺杂窗口和抗ESD二极管阴极掺杂窗口，在n+源区掺杂的同时进行阳极短路点掺杂和抗ESD二极管阴极掺杂，并进行快速退火形成n+源区、贯穿p型阳极区的n+阳极短路点和抗ESD二极管阴极区。
6.进而进行第七次刻蚀形成阱区欧姆接触掺杂窗口和阳极区欧姆接触掺杂窗口，并进行掺杂和快速退火形成这两种区域的欧姆接触重掺杂，导电类型与阱区的相同。
7.再然后进行第八次刻蚀形成电极引线接触孔窗口，接着进行金属薄膜生长或淀积，并进行九次刻蚀形成金属电极引线、金属场板、金属互连线和压焊点，同时形成栅极和抗ESD二极管阴极之间的金属互连线。抗ESD二极管阳极通过p+阱接触直接与源极在器件层内部互连。
8.最后淀积绝缘钝化层，刻蚀金属压焊点接触窗口，进行引脚压焊及封装。
Claims (2)
1、抗ESD集成SOI LIGBT器件单元的工艺方法，其特征在于该方法包括以下步骤：
(1)在某种导电类型硅圆片的一侧表面下一定深度处形成隐埋绝缘层，将该硅圆片完全隔离为两个半导体区，其中较厚的一侧作为衬底，较薄的一侧具有一定的导电类型和掺杂浓度分布，作为顶层硅膜用于制作器件和电路；
(2)将抛光好的顶层硅膜经第一次氧化、第一次氮化、第一次刻蚀形成隔离区窗口，将隔离区中的硅膜采用STI/DTI去除，形成隔离绝缘层与隐埋绝缘层结合为一体的隔离氧化层，将顶层硅膜隔离为若干个硅岛；
(3)在硅岛上相隔足够距离刻蚀出相互平行但垂直于隔离绝缘层的窗口，通过窗口掺入与顶层硅膜导电类型要求相同的杂质，获得一种浓度更高的与顶层硅膜导电类型相同的半导体区域，作为缓冲区，并去除顶层硅膜表面的绝缘层；
(4)将顶层硅膜第二次氧化、第三次刻蚀形成相互平行且垂直于隔离绝缘层的窗口，其中一半位于缓冲区内，另一半位于缓冲区之间，在相邻的两个窗口之间形成场氧化绝缘层；再进行薄栅氧化形成栅氧化层，淀积多晶硅，第四次刻蚀形成多晶硅栅极、场板和互连线，第五次刻蚀形成阱掺杂窗口；然后进行逆向阱注入掺杂并高温退火推进形成与顶层硅膜导电类型相反的具有一定杂质浓度分布的阱区和位于缓冲区之内的阳极区；
(5)进行第六次刻蚀形成阱区内的源极区掺杂窗口，同时形成阳极区之内的阳极短路点掺杂窗口和抗ESD二极管阴极掺杂窗口，在n+源区掺杂的同时进行阳极短路点掺杂和抗ESD二极管阴极掺杂，并进行快速退火形成n+源区、贯穿p型阳极区的n+阳极短路点和抗ESD二极管阴极区；
(6)进行第七次刻蚀形成阱区欧姆接触掺杂窗口和阳极区欧姆接触掺杂窗口，并进行掺杂和快速退火形成这两种区域的欧姆接触重掺杂，导电类型与阱区的相同；
(7)进行第八次刻蚀形成电极引线接触孔窗口，接着进行金属薄膜生长或淀积，并进行九次刻蚀形成金属电极引线、金属场板、金属互连线和压焊点，同时形成栅极和抗ESD二极管阴极之间的金属互连线；
(8)淀积绝缘钝化层，刻蚀金属压焊点接触窗口，进行引脚压焊及封装。
2、如权利要求1所述的抗ESD集成SOI LIGBT器件单元的工艺方法，其特征在于所述的步骤(2)中STI/DTI的具体方法依次是：a.对准备好的圆片氧化氮化和刻蚀形成具有二氧化硅缓冲层的氮化硅掩模图形；b.进行沟槽刻蚀形成具有一定深度和侧墙倾角的沟槽；c.进行沟槽边缘顶角钝化并去除表面损伤；d.进行沟槽填充形成沟槽隔离结构；e.在氮气中高温退火；f.采用化学机械抛光金星表面平坦化；g.去除裸露氮化硅及残余裸露氮化贵；h.依次生长和去除牺牲氧化层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2006100509002A CN100433299C (zh) | 2006-05-24 | 2006-05-24 | 抗esd集成soi ligbt器件单元的工艺方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2006100509002A CN100433299C (zh) | 2006-05-24 | 2006-05-24 | 抗esd集成soi ligbt器件单元的工艺方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1851904A true CN1851904A (zh) | 2006-10-25 |
| CN100433299C CN100433299C (zh) | 2008-11-12 |
Family
ID=37133377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006100509002A Expired - Fee Related CN100433299C (zh) | 2006-05-24 | 2006-05-24 | 抗esd集成soi ligbt器件单元的工艺方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100433299C (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102157434A (zh) * | 2011-03-10 | 2011-08-17 | 杭州电子科技大学 | 具有p埋层的纵向沟道SOI LIGBT器件单元的制作方法 |
| CN102169831A (zh) * | 2011-03-10 | 2011-08-31 | 杭州电子科技大学 | 具有p埋层的横向沟道SOI LIGBT器件单元的制作方法 |
| CN104795379A (zh) * | 2015-04-30 | 2015-07-22 | 南通大学 | 差分共面传输线封装引脚内外级联结构 |
| CN116779666A (zh) * | 2023-08-22 | 2023-09-19 | 深圳芯能半导体技术有限公司 | 一种带esd结构的igbt芯片及其制作方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6191453B1 (en) * | 1999-12-13 | 2001-02-20 | Philips Electronics North America Corporation | Lateral insulated-gate bipolar transistor (LIGBT) device in silicon-on-insulator (SOI) technology |
| WO2003038903A1 (en) * | 2001-11-01 | 2003-05-08 | Koninklijke Philips Electronics N.V. | Lateral isolated gate bipolar transistor device |
| US6861711B2 (en) * | 2003-01-03 | 2005-03-01 | Micrel, Incorporated | Thick gate oxide transistor and electrostatic discharge protection utilizing thick gate oxide transistors |
-
2006
- 2006-05-24 CN CNB2006100509002A patent/CN100433299C/zh not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102157434A (zh) * | 2011-03-10 | 2011-08-17 | 杭州电子科技大学 | 具有p埋层的纵向沟道SOI LIGBT器件单元的制作方法 |
| CN102169831A (zh) * | 2011-03-10 | 2011-08-31 | 杭州电子科技大学 | 具有p埋层的横向沟道SOI LIGBT器件单元的制作方法 |
| CN102157434B (zh) * | 2011-03-10 | 2012-12-05 | 杭州电子科技大学 | 具有p埋层的纵向沟道SOI LIGBT器件单元的制作方法 |
| CN104795379A (zh) * | 2015-04-30 | 2015-07-22 | 南通大学 | 差分共面传输线封装引脚内外级联结构 |
| CN104795379B (zh) * | 2015-04-30 | 2017-06-27 | 南通大学 | 差分共面传输线封装引脚内外级联结构 |
| CN116779666A (zh) * | 2023-08-22 | 2023-09-19 | 深圳芯能半导体技术有限公司 | 一种带esd结构的igbt芯片及其制作方法 |
| CN116779666B (zh) * | 2023-08-22 | 2024-03-26 | 深圳芯能半导体技术有限公司 | 一种带esd结构的igbt芯片及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN100433299C (zh) | 2008-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103367446A (zh) | 应力降低的场效应半导体器件和用于形成该器件的方法 | |
| CN101079447A (zh) | 半导体元件、集成电路以及半导体元件的制造方法 | |
| CN103094359B (zh) | 高压肖特基二极管及其制作方法 | |
| CN2914330Y (zh) | 抗esd的集成soi ligbt器件单元 | |
| CN106876256B (zh) | SiC双槽UMOSFET器件及其制备方法 | |
| CN100433299C (zh) | 抗esd集成soi ligbt器件单元的工艺方法 | |
| CN101521213B (zh) | 电介质分离型半导体装置及制造方法、和其集成电路装置 | |
| KR100584969B1 (ko) | 반도체 소자 및 반도체 소자 제조 방법 | |
| CN103745996A (zh) | 带有部分绝缘埋层的横向功率器件及制作方法 | |
| CN110600552B (zh) | 具有快速反向恢复特性的功率半导体器件及其制作方法 | |
| CN106876471B (zh) | 双槽umosfet器件 | |
| CN103354207B (zh) | 抗esd集成soi ldmos器件单元的制作方法 | |
| CN103762156A (zh) | 半导体衬底的制作方法、半导体衬底以及高压晶体管 | |
| CN109360854A (zh) | 一种功率器件终端结构及其制作方法 | |
| CN117577642B (zh) | 氮化镓功率器件 | |
| CN111430345B (zh) | 一种屏蔽栅型mosfet器件及其制作方法、电子产品 | |
| CN110416302B (zh) | 一种半导体器件及其制造方法 | |
| CN116454025B (zh) | Mosfet芯片的制造方法 | |
| CN102169831B (zh) | 具有p埋层的横向沟道SOI LIGBT器件单元的制作方法 | |
| CN102130167B (zh) | Dddmos器件及其制造方法 | |
| CN103515242A (zh) | 一种功率晶体管及其制作方法 | |
| US20240047563A1 (en) | Semiconductor device | |
| Kim et al. | High-density trench DMOSFETs employing two step trench techniques and trench contact structure | |
| CN117276185A (zh) | 一种功率集成隔离结构、功率集成电路及其制备方法 | |
| CN102420184B (zh) | 一种半导体器件的制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: HAIAN TIANRUN MECHANICAL TECHNOLOGY CO., LTD. Free format text: FORMER OWNER: HANGZHOU ELECTRONIC SCIENCE AND TECHNOLOGY UNIV Effective date: 20140709 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: 310018 HANGZHOU, ZHEJIANG PROVINCE TO: 226600 NANTONG, JIANGSU PROVINCE |
|
| TR01 | Transfer of patent right |
Effective date of registration: 20140709 Address after: Eleven Ge Village East of the town of Haian County of Jiangsu Province, Nantong City, 226600 Patentee after: Haian Tianrun Mechanical Technology Co., Ltd. Address before: Hangzhou City, Zhejiang province 310018 Jianggan District Xiasha Higher Education Park No. 2 street Patentee before: Hangzhou Electronic Science and Technology Univ |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20081112 Termination date: 20160524 |