CN1819117A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种制造半导体器件的方法,包括在半导体层上形成用于栅绝缘体的第一材料,该半导体层包含具有变成氧化物所需的第一氧化物-生成生吉布斯自由能的半导体材料,所述第一材料包含具有变成氧化物所需的第二氧化物-生成吉布斯自由能并且当被氧化或者被氮化时变成绝缘性的元素;以及在所述第一氧化物-生成吉布斯自由能等于或高于所述第二氧化物-生成吉布斯自由能的温度范围内、在包含氢原子、或重氢原子以及氧原子的气氛中对所述第一材料进行退火。

Description

半导体器件及其制造方法
相关申请的交叉参考
本申请基于2005年1月28日递交的在先日本专利申请No.2005-20942,并且要求其优先权,这里并入其全部内容作为参考。
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
随着半导体集成电路的微小型化,MIS半导体元件变得越来越小型化。2003版的ITRS(国际半导体技术发展路线图)预测栅绝缘体的EOT(等效物理氧化物厚度)在2010年或之后将减小到0.7nm或更小。为了在采用薄到这种程度的如此薄的栅绝缘体的同时防止泄露电流,使用高电介质金属绝缘体(高k膜)例如ZrO2和HfO2将是绝对必要的。
高k膜具有许多空位,由于这个原因氧原子扩散得快。因此,如果高k膜形成为硅衬底上的栅绝缘体,沿着硅衬底和栅绝缘体的界面将产生SiOx。此外,当在栅绝缘体上形成多晶硅栅电极时,沿着栅绝缘体和栅电极之间的界面将产生SiOx。SiOx增加了EOT并且引起晶体缺陷。
为了应对这个问题,有人建议使用一种MIS结构,该结构包括在热力学上与高k膜的化学反应弱于硅的锗衬底和作为栅电极的金属(参见C.O.Chui等人的IEEE Electron Device Letter,23,473(2002))。
尽管锗与硅相比在热力学上不易与高k膜起反应,但是其沿着这种高k膜和锗衬底之间的界面形成GeO2层,该层热稳定性低且介电常数低。该GeO2层引起EOT增加(参见D.Chi等人的J.Appl.Phys.,96,813(2004))。此外,易于氧化的金属与高k膜反应,这是人们所不希望的。来自高k膜的氧原子扩散到易于氧化的金属中。因此,如果使用金属作为栅电极,则沿着高k膜和栅电极之间的界面形成金属氧化物层。当氧原子从高k膜扩散时,高k膜中的空位增加。这导致泄露电流增加,并且降低了可靠性。
存在着对于一种半导体器件的需求,该半导体器件具有与半导体层的热反应和与栅电极的热反应受到抑制的栅绝缘体,由此减小了泄露电流和EOT。
发明内容
本发明的一个方面的优点是提供一种半导体器件,该半导体器件具有与半导体层的热反应和与栅电极的热反应受到抑制的栅绝缘体,并且由此减小了泄露电流和EOT。
制造根据本发明的实施例的半导体器件的方法包括在半导体层上形成用于栅绝缘体的第一材料,该半导体层包含具有变成氧化物所需的第一氧化物-生成吉布斯自由能(oxide-generating Gibbs freeenergy)的半导体材料,所述第一材料包含具有变成氧化物所需的第二氧化物-生成吉布斯自由能并且当被氧化或者被氮化时变成绝缘性的元素;以及
在所述第一氧化物-生成吉布斯自由能等于或高于所述第二氧化物-生成吉布斯自由能的温度范围内、在包含氢原子、或重氢原子以及氧原子的气氛中对所述第一材料进行退火。
根据本发明的实施例的半导体器件包括半导体层,该半导体层包含具有变成氧化物所需的第一氧化物-生成吉布斯自由能的半导体材料;以及栅绝缘体,该栅绝缘体形成在所述半导体层上,并且包含氢或重氢原子、氧原子,以及具有等于或低于所述第一氧化物-生成吉布斯自由能的第二氧化物-生成吉布斯自由能的元素,当所述元素被氧化或者被氮化时,所述元素变成绝缘性的。
附图简述
图1是示出根据本发明第一实施例的半导体器件的制造方法的截面图;
图2是示出根据本发明第一实施例的半导体器件的制造方法的截面图;
图3是示出氧化-还原反应的边界(border)的曲线图;
图4是示出制造根据本发明第二实施例的半导体器件的方法的截面图;
图5是示出制造根据本发明第二实施例的半导体器件的方法的截面图;
图6是示出根据本发明第三实施例的半导体器件的制造方法的截面图;
图7是示出根据本发明第三实施例的半导体器件的制造方法的截面图;
图8是示出通过处理1至3从图6所示的结构制备的结构的XPS分析的结果的曲线图;
图9是示出通过处理1至3从图6所示的结构制备的结构的XPS分析的结果的曲线图;
图10是示出根据本发明第四实施例的半导体器件的制造方法的截面图;
图11是示出根据本发明第四实施例的半导体器件的制造方法的截面图;
图12是示出根据本发明第五实施例的半导体器件的制造方法的截面图;
图13是示出根据本发明第五实施例的半导体器件的制造方法的截面图;
图14是示出通过处理1至3从图12所示的结构制备的结构的XPS分析的结果的曲线图;
图15是示出通过处理1-3从图12所示的结构制备的结构的XPS分析的结果的曲线图;
图16是示出氧化锗膜11的厚度和钨膜30等的厚度之间的关系的曲线图;
图17是示出存在于利用自由基(radical)进行过退火处理的钨膜30中的氧原子和氢原子的浓度分布的曲线图;
图18是示出根据本发明第六实施例的半导体器件的制造方法的截面图;以及
图19是示出根据本发明第六实施例的半导体器件的制造方法的截面图。
发明详述
下面将参照附图解释本发明的一些实施例。然而,不应该将这些实施例视为限制本发明。
第一实施例
图1和2是示出根据本发明第一实施例的半导体器件的制造方法的截面图。本实施例涉及具有MIS(金属绝缘体半导体)结构的半导体器件的制造方法。
从单晶锗(Ge)衬底10的表面除去自然的氧化物膜。如图1所示,接着淀积在锗衬底10上的是锆膜20,作为用于栅绝缘体的第一材料。随后,在锆膜20上淀积钨(W)膜30,作为用于栅电极的第二材料。钨膜30的厚度优选等于或小于20nm,以便允许氢和氧通过钨膜30扩散到锆膜20中。这将参照图16和17在后面进行更加详细的说明。例如,锆膜20和钨膜30可以是大约2nm厚。
在这之后,在含有氢气和水蒸汽的气氛中对该结构进行退火。根据使用的退火条件,可以单独对锆膜20进行选择性地氧化。结果,如图2所示,形成氧化锆(ZrO2)膜21。
在下文中说明锗衬底19的退火条件。
图3是示出氧化-还原反应的边界的曲线图。曲线图的纵坐标表示氢气和水蒸气的分压比(PH2/PH2O)。横坐标表示1000/温度T。
令ΔG(T)表示一定的材料在温度T(开尔文)下被氧化所需的吉布斯自由能。通常由化学反应式
                 表示的材料M的氧化-还原反应的平衡态中的吉布斯自由能ΔG(T)由以下等式1来定义:
ΔG ( T ) = - RT ln [ P H 2 P H 2 O ] 2 - - - ( 1 )
R是气体常数。吉布斯自由能ΔG(T)是退火温度T的函数。确定了温度T,就可以获得吉布斯自由能ΔG(T)。将吉布斯自由能ΔG(T)和温度T代入到等式1中,可以获得分压比(PH2/PH2O)。在小于分压比(PH2/PH2O)的条件下,发生氧化。在大于分压比(PH2/PH2O)的条件下,发生还原(deoxidization)。
图3示出材料M为钨(W)、锆(Zr)、铪(Hf)、硅(Si)或锗(Ge)的情况下的吉布斯自由能ΔG(T)。在曲线图中氧化-还原反应的每条边界线L1~L5的左上区域中,材料M被还原。在每条边界线L1~L5的右下区域中,材料M被氧化。
氧化-还原反应的边界线随着材料M而变化很大。因此,如图3所示,在锆(Zr)或铪(Hf)的氧化-还原反应的边界线L2或L1和钨(W)或锗(Ge)的氧化-还原反应的边界线L4或L5之间存在区域R0。这个区域R0是锆(Zr)和铪(Hf)被氧化但钨(W)和锗(Ge)不被氧化的区域。在高于L1、L2和L4、L5之间的交叉点的宽的温度范围上存在该区域R0。
这里假设锗的氧化物-生成吉布斯自由能是第一氧化物-生成吉布斯自由能ΔGS,锆或铪的氧化物-生成吉布斯自由能是第二氧化物-生成吉布斯自由能ΔGI,并且钨的氧化物-生成吉布斯自由能是第三氧化物-生成吉布斯自由能ΔGM。
通过在落入区域R0(ΔGI≤ΔGS并且ΔGI≤ΔGM)的条件下对该结构进行退火,可以选择性地氧化锆膜20,同时钨膜30和锗膜10不被氧化。进一步,通过在落入区域R0的条件下对该结构进行退火,可以对钨膜30和锗膜10进行还原。由此,可以抑制锆膜20和锗膜10之间氧化锗的产生以及锆膜20和钨膜30之间氧化钨的产生。
对于批量生产的半导体制造器件来说,通常难以在超过1×106的分压比(PH2/PH2O)下处理半导体衬底。因此,优选将分压比(PH2/PH2O)控制为不超过1×106(参见等式3)。
众所周知,在高于700℃的温度下,钨与H2O反应并且蒸发。这带来了用于选择性氧化的半导体制造器件被钨污染的问题。因此,优选将锗衬底10的退火温度控制为不超过700℃(参见等式4)。
考虑到后面结合第二实施例说明的GeO的解吸附作用,在第一实施例中同样优选将作为退火条件的温度控制为不超过500℃。因此,优选将第一实施例中的退火条件控制为落在图3的区域R2中(参见等式4)。
因此希望在图3的阴影线区域R1或交叉线阴影区域R2内的条件下对锗衬底10进行退火。该退火的最佳条件可以由等式2到4来表示。
exp [ 2 Δ G H 2 O ( T ) - Δ G I ( T ) 2 RT ] ≥ P H 2 P H 2 O ≥ exp [ 2 Δ G H 2 O ( T ) - Δ G M ( T ) 2 RT ] - - - ( 2 )
≈ exp [ 2 Δ G H 2 O ( T ) - Δ G S ( T ) 2 RT ]
P H 2 P H 2 O ≤ 1 E 6 - - - ( 3 )
                  T≤700℃(500℃)               (4)
ΔGI是栅绝缘体中包含的元素的氧化物-生成吉布斯自由能。ΔGM是栅电极中包含的元素的氧化物-生成吉布斯自由能。ΔGS是半导体衬底中包含的元素的氧化物-生成吉布斯自由能。在本实施例中,锆(Zr)的氧化物-生成吉布斯自由能是ΔGI;钨(W)的氧化物-生成吉布斯自由能是ΔGM;并且锗的氧化物-生成吉布斯自由能是ΔGS。此外,水-生成吉布斯自由能由GH2O表示。
等式2限定了用于选择性氧化锆膜20同时对钨膜30和锗衬底10进行还原的条件。根据等式2,退火条件由ΔGI、ΔGM和ΔGS之间的关系来决定。也就是说,使ΔGS等于或大于ΔGI并且使ΔGM等于或大于ΔGI的温度范围是优选的退火条件。在保持在这个温度范围内并且含有氢和水蒸气这两者的气氛中,对图1所示的结构进行退火。另外,希望满足上面所讨论的等式3和等式4。
根据第一实施例制造的半导体器件包括作为半导体层的锗衬底10、作为栅绝缘体的氧化锆膜21以及作为栅电极的钨膜30。锗的氧化物-生成吉布斯自由能是ΔGS。锆的氧化物-生成吉布斯自由能是ΔGI,小于ΔGS。此外,由于已经在含有氢和水蒸气的气氛中对氧化锆膜21进行退火,因此其含有氢原子和氧原子。钨的氧化物-生成吉布斯自由能是ΔGM,大于ΔGI。与锆膜21相似,也已经在含有氢和水蒸气的气氛中对钨膜30进行退火,因此含有氢原子和氧原子。
由此,第一实施例可以抑制氧化锆膜21和锗膜10之间氧化锗的产生和氧化锆膜21和钨膜30之间氧化钨的产生。也就是说,第一实施例抑制锗膜10和氧化锆膜21之间的热反应和钨膜30和氧化锆膜21之间的热反应。结果,可以形成减小了泄露电流和EOT的氧化锆膜21作为锗膜10和钨膜30之间的栅绝缘体。
尽管在使用单晶锗衬底10作为半导体层、使用锆膜20作为用于栅绝缘体的第一材料并且使用钨膜30作为用于栅电极的第二材料的情况下对第一实施例进行了说明,但是同样也可以使用结合起来满足等式2的其他材料。
尽管第一实施例使用锆作为用于栅绝缘体的第一材料,但第一材料可以是铪膜。也就是说,栅绝缘体可以由氧化铪(HfO2)膜来代替。另外,用于栅绝缘体的第一材料可以包含Si、Ti、Al、La、Pr、Y、Ce、Sr、Dy、Er、Lu和Gd中的至少一种。或者,第一材料可以是包含Si、Zr、Hf、Ti、Al、La、Pr、Y、Ce、Sr、Dy、Er、Lu和Gd中的至少一种的硅酸盐膜、铝酸盐膜、氮氧化物膜、氮化物膜、混合膜或多层膜。
已经在使用单晶锗衬底作为半导体层的情况下对第一实施例进行了说明。然而,代替单晶锗衬底,可以使用GOI(绝缘体上锗)作为该半导体层。该半导体层可以包含Ge、Ga和As中的至少一种。例如,可以使用砷化镓(GaAs)来代替锗衬底。
尽管已经在使用钨作为栅电极的情况下对第一实施例进行了说明,但是可以变化成使用例如Pt、Au、Cu、Ta、Mo、Ir、Ru、Ni、Ge或GeAs中的任何一种来代替钨。
为了淀积半导体层、栅绝缘体和栅电极,可以使用任何技术,例如溅射、AL-CVD(原子层-CVD)、气相淀积或等离子体CVD。
第二实施例
图4和5是示出制造根据本发明第二实施例的半导体器件的方法的截面图。如图4所示,在锗衬底10上淀积作为用于栅绝缘体的第一材料的氧化锆(ZrO2)膜21。此后,在氧化锆(ZrO2)膜21上淀积作为用于栅绝缘体的第二材料的钨膜30。
在第二实施例中,由于淀积氧化锆(ZrO2)膜21作为用于栅绝缘体的第一材料,因此不必选择性地氧化用于栅绝缘体的第一材料。然而,一旦在锗衬底上淀积氧化物,就将不被人所希望地氧化锗衬底10的表面。结果,如图5所示,在锗衬底10和氧化锆膜21之间形成了氧化锗(GeO2)膜11,这是不希望出现的情况。由于氧化锗膜11具有低于氧化锆膜21和其他膜的介电常数,因此栅绝缘体的EOT增加。
为了应对这个问题,第二实施例在含有氢和水蒸气的气氛中对该结构进行退火。这里使用的退火条件可以与第一实施例的退火条件相同。由此,将氧化锗膜11还原成锗。如果退火温度超过500℃,则以一氧化锗(GeO)的形式解吸附氧化锗。这一现象已经被TDS(热解吸附光谱学(Thermal Desorption Spectroscopy))所证实。GeO的解吸附引起锗衬底10和氧化锆膜21之间的界面的恶化。通过覆盖锗衬底10的氧化锆膜21可以将GeO的解吸附减轻到一定程度。尽管如此,优选将退火温度控制为不超过500℃。由此,优选将第二实施例的退火条件控制为落入图3的区域R2内。
如果通过与氧化锆膜21的反应使钨膜30被氧化,则沿着钨膜30和氧化锆膜21之间的界面形成氧化钨(WO2)膜(未示出)。这里再一次,可以执行上述退火,以将氧化钨膜还原成钨。
优选将氧化锆膜21的厚度和钨膜30的厚度之和控制为不超过20nm。这对允许氢和氧扩散到氧化锗膜11,并穿过钨膜30和氧化锆膜21来说是理想的。其细节将在后面参照图16和17进行说明。例如,氧化锆膜21和钨膜30可以分别为大约2nm厚。
第二实施例确保与第一实施例相同的效果。也就是说,第二实施例可以抑制锗膜10和锆膜20之间的热反应以及钨膜30和锆膜20之间的热反应,并且由此可以使栅绝缘体减小泄露电流和EOT。
已经在使用单晶锗衬底10作为半导体层、使用氧化锆膜21作为用于栅绝缘体的第一材料并且使用钨膜30作为用于栅电极的第二材料的情况下对第二实施例进行了说明。然而,与第一实施例类似,也可以使用结合起来满足等式2的其他材料。
第三实施例
图6和7是示出根据本发明第三实施例的半导体器件的制造方法的截面图。如图6所示,首先在锗衬底10上淀积氧化铪(HfO2)膜51,作为用于栅绝缘体的第一材料。接着,在氧化铪膜51上淀积钨(W)膜30,作为用于栅电极的第二材料。氧化铪膜51和钨膜30可以分别为大约2nm厚。
一旦在锗衬底上淀积氧化铪膜51,就将不被人所希望地沿着锗衬底10和氧化铪膜51之间的界面形成氧化锗(GeO2)膜11。例如,如果氧化铪膜51的厚度是2nm,则氧化锗膜11变成大约3nm厚。氧化锗膜11具有低于氧化铪膜51的介电常数。因此,栅绝缘体的EOT增加。
为了应对这个问题,第三实施例在其中使重水(D2O)放电(discharge)的气氛中对该结构进行退火。当使重水(D2O)放电时,生成重氢(D)自由基、重氢氧化物(OD)自由基和氧(O)自由基。D自由基还原材料M。OD自由基和O自由基氧化材料M。这种氧化-还原反应具有结合第一实施例进行说明的关系。因此,其中ΔGS等于或大于ΔGI并且ΔGM等于或大于ΔGI的温度范围是优选的退火条件。由于自由基非常活跃,因此这个温度范围低于第一实施例的温度范围。由此,第三实施例可以完全忽略锗的污染。
接着淀积的是作为栅电极的钨膜(未示出),并且这里完成了MIS结构。MIS结构的氧化铪膜51包含重氢原子和氧原子。
图8和9是示出通过如下处理1至3从图6所示的结构制备的结构的XPS(X射线光电子能谱)分析的结果的曲线图。该曲线图的横坐标为光电子结合能,而纵坐标为测量的光电子的数量。
处理1:在得到图6的结构之后,不对其进行退火。
处理2:在真空中将该结构加热到310℃后,引入D2O一直到20mTorr,并且对该结构退火30分钟。之后,在真空中将其温度降低。
处理3:在真空中将该结构加热到310℃后,使D2O放电,并且对该结构退火30分钟。在引入D2O一直到20mTorr之后,在2.45GHz和100W的条件下进行所述放电。之后,在真空中将温度降低。可以适当地改变放电条件。
在异地(ex-situ)XPS分析(Hf4f,Ge3p)、AlKα(14kV,400W)以及45°的光电子出射角(photoelectron-take-off-angle)的条件下进行XPS分析。XPS分析表明材料由哪些元素构成。
在图8和9中,黑点的曲线示出了处理1的结果,白圆圈的曲线示出了处理2的结果,而灰色点的曲线示出了处理3的结果。如图8所示,在处理1到3之间氧化铪(HfO2)的峰值形状几乎没有变化。这意味着图6所示的氧化铪膜51还没有被还原。
在图9中,处理2的曲线显示出几乎与处理1的曲线没有变化。然而,在处理3的曲线中,锗的峰值变得高于处理1和处理2的峰值。这意味着氧化锗膜11已经被还原成锗。在图8中,氧化铪(HfO2)的峰值已经移到低能量一侧。这可以允许这种假设,即,通过减小沿着氧化铪膜51和锗衬底10之间的界面存在的氧化锗膜11的厚度,已经减轻了XPS测量期间充电的氧化锗膜11的带-弯曲量。
已经在仅仅包含D原子和O原子的自由基气氛中对该结构进行退火的情况下对第三实施例进行了说明。然而,可以添加稀有气体,例如He、Ne、Ar、Kr、Xe等。如果例如添加了Kr,则其促进了O自由基的激发,并且由此有效地终止了(terminate)氧化铪膜51中的空位。
可以通过使D2和O2的混合气体、D2和D2O的混合气体、D2和NO的混合气体或者D2和N2O的混合气体放电来产生自由基。或者,可以混合通过使O2、D2O、NO或N2O放电而产生的自由基和通过使D2放电而产生的自由基。
D原子在该膜中比H原子扩散得慢,这是因为它们之间的原子质量数的差。因此,D原子在该膜中形成的缺陷比H原子少。也就是说,图7所示的氧化铪膜51展现出用作栅绝缘体的高电可靠性,。
尽管第三实施例采用比第一实施例低的温度来进行退火,但是它确保了与第一实施例相同的效果。
第四实施例
图10和11是示出根据本发明第四实施例的半导体器件的制造方法的截面图。如图10所示,在锗衬底10上淀积铪(Hf)膜50,作为用于栅绝缘体的第一材料。
与第三实施例类似,在其中使重水(D2O)放电的气氛中对该结构进行退火。由此,第四实施例可以选择性地氧化铪膜50,而不氧化锗衬底10。铪膜50例如可以为2nm厚。
在这之后,淀积钨膜(未示出)作为栅电极,并且这里完成了MIS结构。
第四实施例确保与第三实施例相同的效果。
第五实施例
图12和13是示出根据本发明第五实施例的半导体器件的制造方法的截面图。首先处理单晶锗(Ge)衬底,以从其表面除去天然的氧化物膜。之后,在锗衬底10上淀积氧化铪(HfO2)膜,作为用于栅绝缘体的第一材料。随后,就地在同一个处理腔中在氧化铪膜上淀积钨膜30。
在氧化铪(HfO2)膜中,伴随着空位形成氧原子扩散。由此,氧化铪(HfO2)膜变成氧化铪(HfO2-x)52,并且氧化与其顶面和底面接触的材料。也就是说,一旦在锗衬底10上淀积氧化铪(HfO2)膜,就将氧化锗衬底10。由此,沿着氧化铪(HfO2-x)膜52和锗衬底10之间的界面形成氧化锗膜11。另外,一旦在氧化铪(HfO2)膜上淀积钨膜30,就将沿着氧化铪(HfO2-x)膜52和钨膜30之间的界面形成氧化钨(WOx)膜32。由于钨膜30的表面暴露在气氛气体中,因此在钨膜30上形成氧化钨(WO3)膜31。
氧化铪(HfO2)膜和钨膜30分别大约是2nm。在这种情况下,氧化锗膜11、氧化钨膜31和氧化钨膜32分别大约是3nm。
接着在其中使水(H2O)放电的气氛中对该结构进行退火。一旦使水(H2O)放电,则产生H自由基、OH自由基和O自由基。H自由基还原材料M。OH自由基和O自由基氧化材料M。这个氧化-还原反应具有已经结合第一实施例进行了说明的关系。因此,其中ΔGS等于或大于ΔGI并且ΔGM等于或大于ΔGI的温度范围是优选的退火条件。通过这种退火,选择性地还原氧化锗膜11和氧化钨膜31、32。另外,由于氧化铪膜52中额外的铪被氧化,因此氧化铪(HfO2-x)膜52变成氧化铪(HfO2)膜51。由此,完成了图13所示的MIS结构。
由于第五实施例可以以低温对该结构进行退火,因此其可以完全忽略锗带来的污染。另外,额外的优点是氢原子终止了界面能级(interfacial level)的缺陷。
图14和15是示出通过对图12所示的结构施加处理1至3而制备的结构的XPS分析的结果的曲线图。横坐标表示光电子-结合能,而纵坐标表示测量的电子数量。
处理1:在得到图12的结构之后,不对其进行退火。
处理2:在真空中将该结构加热到310℃后,引入H2O一直到20mTorr,并且对该结构退火30分钟。之后,在真空中将其温度降低。
处理3:在真空中将该结构加热到310℃后,使H2O放电,并且对该结构退火30分钟。在引入H2O一直到20mTorr之后,在2.45GHz和100W的条件下进行放电。之后,在真空中将温度降低。可以适当地改变放电条件。
在异地XPS(W4f,Hf4f)、AlKα(14kV,400W)以及45°的光电子出射角的条件下进行XPS分析。
在图14和15中,黑点的曲线示出处理1的结果,白圆圈的曲线示出处理2的结果,而灰色点的曲线示出处理3的结果。如图14所示,处理3减少了氧化钨(WOx),并且增加了钨(W)。这意味着氧化钨(WOx)膜32和氧化钨(WO3)膜31已经被还原成钨(W)膜30。而且,如图15所示,处理3减少了铪(Hf)组分,并且增加了氧化铪(HfO2)组分。这意味着氧化铪(HfO2-x)膜52已经被氧化成氧化铪(HfO2)。尽管附图没有示出,但是氧化锗(GeO2)膜11已经被还原成锗。
图16是示出氧化锗膜11的厚度和钨膜30的厚度之间的关系的曲线图。横坐标表示覆盖氧化锗膜11的膜的物理厚度。圆形曲线示出当钨膜30和氧化铪(HfO2)膜覆盖在氧化锗膜11上时建立的关系。三角形曲线示出当只有氧化铪(HfO2)膜覆盖在氧化锗膜11上时建立的关系。方形曲线示出当铂(Pt)膜和氧化锆(ZrO2)膜覆盖在氧化锗膜11上时建立的关系。
通过图16可以认识到,氧化锗膜11的还原效果取决于淀积在氧化锗膜11上的所有材料的厚度之和,而与它们的物质无关。也就是说,在图12所示的结构中,氧化锗膜11的还原结果取决于钨膜30、氧化钨膜31、32和氧化铪(HfO2-x)膜的厚度之和。
通过图16还可以认识到,当淀积在氧化锗膜11上的材料的总厚度等于或小于20nm时,几乎所有的氧化锗膜11已经被还原。因此,在第五实施例中,优选将钨膜30、氧化钨膜31、32和氧化铪(HfO2-x)膜的厚度之和控制为不超过20nm。
图17是示出存在于利用自由基进行过退火处理(参见图13)的钨膜30中的氧原子和氢原子(或重氢原子)的浓度分布的曲线图。该曲线图是SIMS(二次离子质谱)分析的结果。
已经证实氧原子和氢原子(或重氢原子)到达接近离钨膜30的表面20nm的背景水平(background level)。这表明氢原子(或重氢原子)和氧原子通过上述退火扩散到20nm的深度。如此一来,同样如图17所示,钨膜30、氧化钨膜31、32和氧化铪(HfO2-x)的厚度之和优选等于或小于20nm。
此外,通过控制钨膜30包含浓度为1×1018cm-3或更大的氢原子(或重氢原子)以及氧原子,可以抑制在形成栅电极之后进行的制造步骤中与栅电极的界面反应。
已经在仅包含H原子和O原子的自由基气氛中执行退火的情况下对第五实施例进行了说明。然而,可以将N2气体添加到该气氛中。例如,H2O和N2的放电对于促进N自由基的激发是有效的。由此,可以在不氧化钨膜30的情况下形成导电氮化钨(WN)膜。氮化钨(WN)膜抑制杂质的扩散。
第六实施例
图18和19是示出根据本发明第六实施例的半导体器件的制造方法的截面图。如图18所示,制备掺杂有硅原子70的锗衬底10,并且在锗衬底10上淀积铪膜50。铪膜50例如为2nm厚。
接着在其中使氢和氧的混合气体放电的气氛中对图18所示的结构进行退火。由此,可以在不氧化锗衬底10的情况下仅选择性地氧化铪膜50和硅原子70。结果,如图19所示,在锗衬底10上形成氧化硅膜71和氧化铪膜51。
在第六实施例中,通过使用自由基,沿着锗衬底10和铪膜50之间的界面形成氧化硅膜71。因此,减轻了氧化硅膜71的平面取向依赖性。也就是说,第六实施例可以获得均匀的氧化硅膜71,而与锗衬底10的平面取向无关,并且可以由此形成可靠的、非常薄的氧化硅膜71。
而且,第六实施例可以通过控制掺杂到锗衬底10中的硅的量来控制氧化硅膜71的厚度。代替将硅原子掺杂到锗衬底10中,也可以使用具有硅浓度梯度的SiGe层。
或者,镥(Lu)膜可以形成在掺杂有镧(La)的GaAs衬底上,并且可以对其进行上述退火。以这种方式,选择性氧化镧和镥,并且在GaAs衬底上形成氧化镧(La2O3)膜和氧化镥(Lu2O3)膜。如此,第六实施例可以制造各种MIS结构。
本领域技术人员很容易想到额外的优点和修改。因此,本发明就其更广的方面来说不限于这里示出和说明的具体细节和典型实施例。相应地,在不脱离由所附的权利要求和它们的等价物所限定的总的发明构思的精神或范围的情况下可以做出各种修改。

Claims (20)

1、制造半导体器件的方法,包括:
在半导体层上形成用于栅绝缘体的第一材料,该半导体层包含具有变成氧化物所需的第一氧化物-生成吉布斯自由能的半导体材料,所述第一材料包含具有变成氧化物所需的第二氧化物-生成吉布斯自由能并且当被氧化或者被氮化时变成绝缘性的元素;以及
在所述第一氧化物-生成吉布斯自由能等于或高于所述第二氧化物-生成吉布斯自由能的温度范围内、在包含氢原子、或重氢原子以及氧原子的气氛中对所述第一材料进行退火。
2、根据权利要求1所述的方法,进一步包括:
在所述第一材料上形成用于栅电极的第二材料,所述第二材料包含具有变成氧化物所需的第三氧化物-生成吉布斯自由能的元素,
其中在所述第一氧化物-生成吉布斯自由能和所述第三氧化物-生成吉布斯自由能等于或高于所述第二氧化物-生成吉布斯自由能的温度范围内执行所述第一材料的退火。
3、根据权利要求1或权利要求2所述的方法,其中所述第一材料包含Si、Zr、Hf、Ti、Al、La、Pr、Y、Ce、Sr、Dy、Er、Lu和Gd中的至少一种材料。
4、根据权利要求1或权利要求2所述的方法,其中所述半导体层包含Ge、Ga和As中的至少一种材料。
5、根据权利要求1或权利要求2所述的方法,其中所述第二材料包含W、Pt、Au、Cu、Ta、Mo、Ir、Ru、Ni、Ge、Ga和As中的至少一种材料。
6、根据权利要求1或权利要求2所述的方法,其中,在所述第一材料的退火过程中,在含有H自由基和O自由基、或者OD自由基和O自由基的气氛中对所述第一材料进行退火。
7、根据权利要求6所述的方法,其中通过在含有水或重水的气氛中放电来产生所述H自由基和所述O自由基、或者所述OD自由基和所述O自由基。
8、根据权利要求1或权利要求2所述的方法,其中所述第一材料的退火过程中的温度范围不高于700℃。
9、根据权利要求1或权利要求2所述的方法,其中所述第一材料的退火过程中的温度范围不高于500℃。
10、根据权利要求1或权利要求2所述的方法,其中,在所述第一材料的退火过程中,退火的气氛中的氢气和水蒸汽的分压比(PH2/PH2O)不高于1×106
11、根据权利要求1所述的方法,其中所述第一材料的厚度不大于20nm。
12、根据权利要求2所述的方法,其中所述第一材料的厚度和所述第二材料的厚度之和不大于20nm。
13、一种半导体器件,包括:
半导体层,包含具有变成氧化物所需的第一氧化物-生成吉布斯自由能的半导体材料;以及
栅绝缘体,该栅绝缘体形成在所述半导体层上,并且包含氢或重氢原子、氧原子,以及具有等于或低于所述第一氧化物-生成吉布斯自由能的第二氧化物-生成吉布斯自由能的元素,当所述元素被氧化或者被氮化时,该元素变成绝缘性的。
14、根据权利要求13所述的半导体器件,还包括栅电极,该栅电极形成在所述栅绝缘体上,并且包含氢或重氢原子、氧原子、以及具有等于或高于所述第二氧化物-生成吉布斯自由能的第三氧化物-生成吉布斯自由能的元素,当所述元素被氧化或者被氮化时,该元素变成绝缘性的。
15、根据权利要求13所述的半导体器件,其中所述栅绝缘体包含浓度为1×1018cm-3或更大的氢或重氢原子以及氧原子。
16、根据权利要求13或权利要求14所述的半导体器件,其中所述栅绝缘体包含Si、Zr、Hf、Ti、Al、La、Pr、Y、Ce、Sr、Dy、Er、Lu和Gd中的至少一种材料。
17、根据权利要求13或权利要求14所述的半导体器件,其中所述半导体层包含Ge、Ga和As中的至少一种材料。
18、根据权利要求14所述的半导体器件,其中所述栅电极包含W、Pt、Au、Cu、Ta、Mo、Ir、Ru、Ni、Ge、Ga和As中的至少一种材料。
19、根据权利要求13或权利要求14所述的半导体器件,其中所述栅绝缘体的厚度不大于20nm。
20、根据权利要求14所述的半导体器件,其中所述栅绝缘体的厚度和所述栅电极的厚度之和不大于20nm。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101728329A (zh) * 2008-10-21 2010-06-09 三星电子株式会社 半导体器件及其形成方法
CN109148279A (zh) * 2017-06-16 2019-01-04 恩智浦美国有限公司 用于半导体装置制造的衬底处理方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7674710B2 (en) * 2006-11-20 2010-03-09 Tokyo Electron Limited Method of integrating metal-containing films into semiconductor devices
US20080150028A1 (en) * 2006-12-21 2008-06-26 Advanced Micro Devices, Inc. Zero interface polysilicon to polysilicon gate for semiconductor device
JP4768788B2 (ja) * 2008-09-12 2011-09-07 株式会社東芝 半導体装置およびその製造方法
JP2010219249A (ja) * 2009-03-16 2010-09-30 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
WO2014030371A1 (ja) 2012-08-24 2014-02-27 独立行政法人科学技術振興機構 ゲルマニウム層上に窒化酸化アルミニウム膜を備える半導体構造およびその製造方法
CN103280405A (zh) * 2013-05-28 2013-09-04 清华大学 超薄混合氧化层的堆叠结构的形成方法
JP7210344B2 (ja) * 2019-03-18 2023-01-23 キオクシア株式会社 半導体装置及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3350246B2 (ja) 1994-09-30 2002-11-25 株式会社東芝 半導体装置の製造方法
KR100308131B1 (ko) * 1999-10-01 2001-11-02 김영환 반도체 소자의 커패시터 제조 방법
JP3786569B2 (ja) 2000-08-14 2006-06-14 松下電器産業株式会社 半導体装置の製造方法
JP2002165470A (ja) 2000-11-24 2002-06-07 Kubota Corp 超音波モータ

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101728329A (zh) * 2008-10-21 2010-06-09 三星电子株式会社 半导体器件及其形成方法
CN101728329B (zh) * 2008-10-21 2015-07-08 三星电子株式会社 半导体器件及其形成方法
CN109148279A (zh) * 2017-06-16 2019-01-04 恩智浦美国有限公司 用于半导体装置制造的衬底处理方法
CN109148279B (zh) * 2017-06-16 2023-10-24 恩智浦美国有限公司 用于半导体装置制造的衬底处理方法

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