CN1723545B - 半导体器件与生长薄应变弛豫缓冲层的方法 - Google Patents
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Abstract
本发明涉及一种半导体器件，包括一半导体基片和处于其上的至少一薄应变弛豫缓冲层，薄应变弛豫缓冲层基本由三层的叠层组成，其特征在于，薄应变弛豫缓冲层不是半导体器件的有源部分，以及限定薄应变弛豫缓冲层的所述三层基本具有相同的恒定Ge浓度，所述三层是：第一外延层Si1-xGex，x为Ge的浓度，处于所述第一外延层上的第二外延层Si1-xGex:C，C的量至少为0.3％，处于所述第二层上的第三外延层Si1-xGex。
Description
技术领域
本发明涉及一种适用于在半导体基片顶部生成高迁移率器件的外延多层缓冲层。本发明还涉及一种用于制造这种缓冲层的方法。
背景技术
多年来，由于硅的低成本以及Si/SiO2***的特性(结构的和电子的)，数字电子器件已由基于Si/SiO2的技术所主导。由于新的应用关注于无线和光通信，传统的基于硅的器件不提供足够高的频率和光电特性。如今，两种材料/***具有对于这些新应用所需的功能：III-V材料(InP，GaAs，...)和IV-IV异质结构(SiGe/Si)。
迄今为止，高频和光学应用主要通过在GaAs晶片上生长的III-V材料而胜出，不过，缺少诸如SiO2的自然氧化物和在这些晶片上允许的集成度低成为主要的缺陷。
多亏在SiGe与Si之间异质界面(heterointerface)处的能带偏移(band offset)而导致将电子束缚于量子阱中，从而包括应变调节SiGe层(strain adjusted SiGe layer)和应变的硅层(strained Siliconlayer)的SiGe/Si异质结构改善了进入应变的硅沟道(strained siliconchannel)的电子传输。能带结构的改变是由于在Si与SiGe之间的晶格失配。
为了从这些新***的功能和硅技术的优点(低成本，高成品率和容量)两者中获益，一种方法是在Si基片上集成III-V化合物或SiGe/Si。从而，主要的挑战是在基片上沉积具有不同晶格参数的这些材料。在薄膜与基片之间的晶格失配引起了在外延层(epilayer)中位错的形成和传播。由于散射，在外延层的有源部分(active part)中每个位错导致电子特性和载流子输运的劣化(deterioration)。
对于SiGe，上升到外延层顶部的位错密度可高达1E11cm-2，对于GaAs可高达1E10cm-2，这对于任何应用是很高的。为了生长高性能材料，必须使在外延层有源部分中的位错密度保持尽可能的低，优选低于1E4cm-2，尽管该指标尚未很好地建立。
一种在Si基片顶部无任何缺陷地生长SiGe和III-V化合物的方法是在基片和异质***(hetero-system)之间***应变弛豫SiGe缓冲层(SRB)。SiGe的特性使其成为SRB应用的适宜化合物。此外，在Si基片上以通过由SRB中Ge含量所确定的0％(纯Si)至4,16％(100％Ge)晶格失配来调整至适合SiGe层***是可能的。
尽管可获得相当高的迁移率和低的线位错(threadingdislocation)密度，厚的分级缓冲层仍表现出某些较多的经济性和技术性的缺点：生长时间，材料消耗，对于与Si微电子器件集成的过大台阶高度(step height)。为克服这些问题，在薄应变弛豫缓冲层(TSRB，Thin Strain Relaxed Buffer)方面已作出许多努力。
通过将位错引入外延层，外延层仅可弛豫在临界厚度(criticalthickness)上。该临界厚度主要由生长条件(生长速率，温度，...)以及在外延层(epilayer)中和/或异质界面处所出现的缺陷来确定。TSRB利用缺陷来减小该临界厚度以及限制在异质界面处的位错。
为此有三种主要的方法，即原位缺陷生成(in situ defectcreation)，外部缺陷生成(ex situ defect creation)和顺应性基片(compliant substrate)。在本发明中使用了原位缺陷生成方法，其中，生长中的点缺陷(grow-in point defect)可充当失配位错的成核位置且显著减小临界厚度。该方法的原理是在SRB的沉积期间生长缺陷。
一些研究者已经通过使用分子束外延(MBE，Molecular BeamEpitaxy)，超高真空化学汽相沉积(UHV-CVD，Ultra High VacuumChemical Vapor Deposition)或低能等离子体增强型化学汽相沉积(LEPECVD，Low-Energy Plasma Enhanced Chemical VaporDeposition)对这种类型的SRB进行研究。这些方法对于非常低厚度(200nm)的顶层(＞90％)导致了较高程度的弛豫，而将位错限定在低温外延层中。
这些方法的主要缺点在于，它们仅适用于MBE，UHV-CVD或LEPECVD***。如在RPCVD***中，生长速度与生长温度强烈地关联；在超低温条件下的生长将非常慢或甚至不可能生长。
与本发明相关的专利有Matsushita的专利WO 01/73827。它描述了如何通过将层沉积于Si基片的SiGeC晶体热退火从而在Si基片上形成退火的SiGeC晶体层，该SiGeC晶体层包括晶格弛豫的且几乎没有位错的矩阵SiGeC晶体层和散布在该层中的SiC微晶。然后，在退火的SiGeC晶体层上沉积Si晶体层以形成具有最小位错的扭曲(distorted)的Si晶体层。与本发明所提出方法的主要不同之处在于使用不同的线位错减少原理和所达到的弛豫程度。
Osten等人(“Relaxed Si1-xGex/Si1-x-yGexCy buffer structures withlow threading dislocation density”，Appl.Phys.Lett.70(21)，26May1997，pp.2813-2815)通过沉积厚的SiGe和SiGeC层制成应变弛豫缓冲层。该方法是具有步进分级的Ge含量的标准厚度缓冲层的一种改进。这里，由高的内部应力引起层弛豫。该内部应力通过生长高于一定依赖于温度的亚稳态临界层厚度而产生。使用取代碳(substitutional carbon)使Si1-x-yGexCy的晶格常数与下面的Si1-zGez(x＞z)层相匹配，以避免线位错到达表面，因为在SiGeC层中延阻了位错滑移。取代碳的使用对碳含量设置了上限。在该限制之上，可实现填隙(interstitial)碳。
Lanzerotti等人(“Suppression of boron outdiffusion in SiGeHBTs by carbon incorporation”，International Electron DevicesMeeting(IEDM)96，8-11December 1996，pp.249-252(IEEE，NewYork，1996))提出了一种具有由SiGe/SiGeC/SiGe叠层(layer stack)组成基极的HBT器件，从而该器件将没有任何缺陷。利用Ge减少了从发射极到集电极的传输时间(transit time)，而使用取代C减少在基极中硼的外扩散。由于整个叠层必须避免缺陷，因此需要取代碳，这对于碳的浓度设置了上限。Si帽层是完全弛豫的，因为其生长在应变的SiGe上。该叠层当然不用作SRB。SRB允许沉积应变的Si层，在其上有富含Ge的应变的SiGe或者III/IV层。这在横向器件中实现以增强载流子的迁移性。SRB制造方法具有固有的缺陷。SRB可能不是有源器件区域的部分。在该文献中，SiGe/SiGeC/SiGe叠层的总厚度应当保持低于对于层弛豫的临界厚度。相反，SRB层必须具有足以能弛豫的厚度。
发明内容
本发明目的在于公开一种对于高迁移率器件而言具有改进特性的SiGe应力弛豫缓冲层(TSRB)，并提供一种在半导体基片上生长TSRB的简单、可靠的方法.
本发明涉及一种半导体器件，包括半导体基片和处于其上的薄应变弛豫缓冲层，薄应变弛豫缓冲层基本由三层的叠层组成。薄应变弛豫缓冲层不是半导体器件的有源部分。限定所述薄应变弛豫缓冲层的这三层具有相同的恒定Ge浓度。这三层是：
-第一外延层Si1-xGex，x为Ge的浓度，
-处于所述第一外延层上的第二外延层Si1-xGex:C，C的量至少为0.3％，和
-处于所述第二外延层上的第三外延层Si1-xGex。
在半导体器件的一优选实施例中，所述第二外延层的厚度在1到20nm之间。
在一更加特定的实施例中，所述第二外延层的厚度在1到10nm之间。
在理想实施例中，所述第二外延层的厚度为5nm。
最好是，Ge浓度在5％到100％之间。
在一更加特定的实施例中，Ge浓度在10％到65％之间。
在一个优选实施例中，C浓度高于0.5％。C浓度优选处于0.5％到1％之间。在一优选实施例中C浓度为0.8％。
在另一优选实施例中，半导体器件在TSRB上部还具有SiGe/Si异质结构。该SiGe/Si异质结构包括应变调节SiGe层和应变的硅层。
在又一优选实施例中，薄应变弛豫缓冲层在其上部具有III-V化合物。
在另一实施例中，该半导体器件还包括处于所述叠层的所述第一外延层下面的附加外延Si1-xGex:C层。最好是，半导体器件在所述附加外延Si1-xGex:C层下面包括另一外延Si1-xGex层。
本发明的第二目的涉及一种生长薄应变弛豫缓冲层的方法，包括步骤：
-提供半导体基片，
-在所述半导体基片的至少一部分上，通过使所述第一层中Ge浓度基本恒定的方式，沉积第一外延SiGe层，
-在所述第一外延SiGe层上部，通过生长含有至少0.3％碳的SiGe而沉积第二SiGe:C层，并采用使所述第二SiGe:C层中Ge浓度基本恒定的方式沉积，且与所述第一外延SiGe层中方式相同，
-在所述第二SiGe:C层上部沉积第三外延SiGe层，使所述第三外延SiGe层中Ge浓度基本恒定，并与在所述第一外延SiGe层和第二SiGe:C层中相同。
最好是，半导体基片为硅。
Ge浓度优选在5％到100％之间，最好处于10％到65％之间。
在一优选实施例中，C浓度高于0.5％。C浓度优选处于0.5％到1％之间。在一优选实施例中，C浓度为0.8％。
根据一特定实施例，提供第一和第二前体气体(precursor gas)。第一前体气体为含Si的化合物，或SiHzClw族化合物，其中z和w等于1-4，第二前体气体为具有Ge的原始化合物。使用所述前体气体沉积各层。
根据另一特定实施例，提供含碳气体，含碳气体为任何具有碳的化合物。
在另一实施例中，该方法包括在至少一部分所述半导体基片上在所述第一外延SiGe层下面沉积另一外延Si1-xGex:C层的附加步骤.最好是，该方法包括在至少一部分所述半导体基片上在所述另一外延Si1-xGex:C层下面沉积又一外延Si1-x Gex层的附加步骤。
在又一实施例中，该方法还包括在所述第三外延层上部沉积另一硅帽层的步骤。
在再一实施例中，该方法包含附加步骤，其中由所述半导体基片和所述第一外延SiGe层、第二SiGe:C层和第三外延SiGe层组成的结构暴露于800℃或者更高温度下，从而由所述SiGe层的熔点确定最高温度。或者，所述结构还包括至少一个所述附加层。
在一个优选实施例中，该方法包括在薄应变弛豫缓冲层上部沉积应变调节SiGe层的附加步骤。
最好是，该方法包括在所述应变调节SiGe层上部沉积应变的硅层的附加步骤。
在又一实施例中，至少沉积所述第一外延SiGe层、第二SiGe:C层和第三外延SiGe层的步骤，或者沉积硅帽层的步骤和将该结构暴露于800℃或更高温度的步骤的执行，是在所述步骤之间在不暴露于氧化气氛的条件下。
在另一实施例中，至少从沉积所述第一外延SiGe层、第二SiGe:C层和第三外延SiGe层直至沉积应变硅层的步骤的执行，是在所述步骤之间不暴露于氧化气氛的条件下。
在再一实施例中，至少沉积所述第一外延SiGe层、第二SiGe:C层和第三外延SiGe层的步骤，或者沉积硅帽层和将该结构暴露于800℃或更高温度的步骤的执行，是在所述步骤之间不暴露于氧化气氛的条件下在相同设备中执行。
在一优选实施例中，至少从沉积所述第一外延SiGe层、第二SiGe:C层和第三外延SiGe层直至沉积应变硅层的步骤的执行，是在所述步骤之间不暴露于氧化气氛的条件下在相同设备中执行。
在一个特定实施例中，所述基片为掩盖晶片(blanket wafer)。
在另一实施例中，所述基片为图案化晶片。
附图说明
图1表示包含TSRB SiGe外延层的***的示意图。
图2表示具有本发明方法的步骤的流程图。
图3表示在选择生长情况下的TSRB结构。
图4表示根据现有技术方法和本发明方法的临界厚度作为Ge浓度的函数。
具体实施方式
本发明涉及一种用于在半导体基片如硅的顶部集成高迁移率器件(例如SiGe/应变的Si***)的薄应变弛豫缓冲层(TSRB)。在下面的描述中，解释了薄应变缓冲层及其获得方法。
在Si0.78Ge0.22/Si0.78Ge0.22:Cy/Si0.78Ge0.22多层***的基础上外延生长TSRB，其中y(C浓度)至少为0.3％，优选在0.5％到1％之间，在对TSRB进行快速热退火(1000℃下30”)之后得到91％的弛豫，具有非常平滑的表面(RMS-1nm)。没有观察到到达外延层表面的位错。为了产生用于位错成核的异质中心，在用原处方法生长SiGe期间引入碳。
图1表示根据本发明在顶部沉积有SiGe/Si异质***的硅基片上的230nm的TSRB的完整结构.尽管TSRB适于在其顶部SiGe/Si异质结构和III-IV化合物的调节，本说明书的重点在于在TSRB之上的SiGe/Si集成.SiGe/Si异质***构成器件的有源部分.TSRB不用作器件的有源部分.在有源层中的电荷传输平行于TSRB发生，而不通过所述TSRB.
在生长薄应变弛豫缓冲层之前，从基片上去除自然氧化物层。在图1中的TSRB由第一外延层Si0.78Ge0.22，第二外延层Si0.78Ge0.22:Cy和第三外延层Si0.78Ge0.22组成。所述第二Si0.78Ge0.22层的厚度在1和20nm之间，理想值为5nm。在所有三层中，Ge浓度基本为恒定值：还应将恒定的Ge浓度理解为允许在Ge分布中自所述恒定值具有小的偏差。在图1所示的示例中，使用了22％的Ge浓度。假定生长条件可避免三维生长，原则上Ge浓度可以是在5％至100％范围内的任何值。不过，Ge浓度越高，保持有利的生长条件就越难。
对于TSRB的外延沉积，可设计出数种方法。一种方法可使用例如ε-1大气压/减压化学汽相沉积(AP/RPCVD，Epsilon-OneAtmospheric Pressure/Reduced Pressure Chemical Vapor Deposition)外延反应器。这是一种单晶片(允许晶片尺寸：4”至12”)，水平和载料锁封(load locked)的反应器，并在矩形石英管中具有灯加热的石墨感受器。可使用含Si的第一前体气体和含Ge的第二前体气体用于外延层的沉积。此外可以利用运载气体(如H2)。实际中，第一前体气体可为任何含Si化合物，例如但不限于硅烷，乙硅烷或更高级的硅烷，或任何来自SiHzClw族的化合物，其中z和w等于1-4。第二前体气体可为任何带Ge的前体化合物，例如但不限于GeH4，GeCl4或其他含Ge化合物。对于生长TSRB，可使用以下工序：
-将晶片从载料锁封(load lock)装进生长室，
-通过诸如在水溶HF溶液中氧化物溶解的任何方式去除任何自然氧化硅或氧化物痕量，若有必要，在此之后根据正常工序在外延仪器中进行原处烘焙(in-situ baking)，
-沉积外延层，对于SiGe和SiGe:C约在600℃，对于Si约在650℃。
为加入碳，可提供含碳气体。它可为任何含碳的化合物，诸如但不限于SiHz(CH3)w，其中z和w等于1-4。至少要加入0.3％的碳，理想在0.5％和1％之间。
可通过本文所描述的AP/RP CVD法生长TSRB，不过，只要其能够沉积本发明认定的层结构，任何其他合适的沉积外延含Si层的方式都是合适的，例如分子束外延生长法，低压CVD(LPCVD)，等离子体增强型CVD，光增强型CVD(optically enhanced CVD)等。
在另一替换实施例中，在至少一部分半导体基片上在第一外延SiGe层下面可以沉积另一外延Si1-xGex:C层。有利的是，在至少一部分半导体基片上在该另一Si1-xGex:C层下面沉积又一外延Si1-xGex层。
在以下步骤中，将TSRB暴露于从800℃至熔化温度范围内的高温，熔化温度将取决于Ge的浓度。对于纯Si，熔化温度为1410℃，至于Si1-xGex对于纯Ge为973℃。可使用如快速热退火工序的方法。对于TSRB的快速热退火，选用50℃/秒的倾斜温度分布，并在700℃具有中间步长5秒。在1000℃将样品退火30秒，并以氮气作为载气。为避免样品表面氧化，将样品在炉中冷却20分钟。第二种方法用于ε-1(Epsilon-One)外延反应器中，其中，样品以10℃/秒至15℃/秒的倾斜温度分布，在1050℃退火30秒，并以氮气作为载气。
为在TSRB上沉积应变调节的Si1-xGex层，首先对TSRB进行清洁，然后进行在HF(2％)中的30”腐蚀工序。再将TSRB置于ε载料锁封中经1小时的氮清除(nitrogen purge)。在沉积之前，在850℃温度下洪焙3分钟。可使用其他工序来获得相同的结果。
在图2所示的流程图中概括出本发明方法的所有步骤。
通过诺曼斯基干涉显微镜来检查层表面。通过使用KLA-TENCOR的ASET-F5仪器(高级分光镜椭圆偏振光谱技术，Advanced Spectroscopic Ellipsometry Technology)利用椭圆偏振光谱法来确定各层的Ge含量和厚度。通过傅里叶变换红外吸收仪来测量IR吸收光谱。利用AFM(tapping模式)检查表面均方根粗糙度。为避免测量时间过长，使用光散射仪器(SP1/KLA TENCOR)测量输出信号的低频成分。
上述只考虑到掩盖晶片(blanket wafer)，即在硅晶片表面处没有图案。然而，所述方法可被调整以用于在图案化的晶片上生长TSRB。图案化的晶片同时存在硅和填充以Si02的浅沟道绝缘体(STI，Shallow Trench Insulator)沟槽。将这些STI结构用作晶体管之间的电隔离物。图3显示出选择性TSRB的最后结构。同样可以存在其他隔离结构诸如LOCOS等。
TSRB的选择性外延沉积的目的是避免因在Si1-xGex缓冲层(和应变的硅)中形成STI沟槽所导致的任何问题。由于应变硅的热不稳定性以及与硅有所不同的SiGe的化学反应，该模块包含某些关键步骤，诸如SiGe/Si的氧化和在形成沟槽之后的抗蚀剂剥离。幸亏有TSRB和应变硅的选择性生长，STI模块保持标准步骤，因此TSRB/应变硅***的集成变得比传统非选择性生长情形更容易。
用于沉积的***与用于非选择性生长的***相同。
处理过程如下：
a)通过诸如在水溶HF溶液中将氧化物溶解的任何方式去除任何自然氧化硅或氧化物痕量，若有必要，在此之后根据标准工序在外延仪器中进行原处烘焙。
b)然后使用二氯甲硅烷(DCS，DichloroSilane)在650℃生长TSRB，以Germane en MonoMethylSilane(MMS)作为前体气体。通过在沉积期间使用HCl，从而可以选择性(即只在硅上)生长TSRB。只要沉积保持选择性，还可使用其他Si，C以及Ge的前体气体。
因此，有可能以相同的特性：高弛豫，光滑和无线位错到达TSRB表面，在图案化的晶片(具有氧化物结构)上选择性地沉积TSRB。
通过利用TSRB的选择性生长，在STI形成之后沉积TSRB+应变的硅，因此保持STI模块不会改变(标准CMOS)。因此会使TSRB集成到标准CMOS的流程更加简单。因此可跳过在STI模块中的关键步骤，即TSRB/应变硅的氧化和在STI沟槽腐蚀之后抗蚀剂的剥离的步骤。
最后，图4显示出临界厚度作为Ge浓度函数的曲线。在底线之下，最优选的条件是应变的SiGe。对于在该底边之上的各层，最优选的条件是弛豫的SiGe。在位错的情形中，因必须克服某些活化能(activation energy)，从而导致了亚稳态区域。该曲线的顶线也是生长温度(温度越高-＞临界厚度减小)和层质量(缺陷越多-＞弛豫越快)的函数。此最后的效果是受加入碳而产生生长中的点缺陷来影响。点1表示底部SiGe层的厚度，点2表示整个SRB堆层的厚度，点3表示在Lanzerotti文献中的层厚度。点4给出理论上的临界厚度(在曲线下：稳定区，应变的SiGe)。
Claims (34)
1.一种半导体器件，包括一半导体基片并且在其顶部至少有一薄应变弛豫缓冲层，该薄应变弛豫缓冲层包括由三层构成的堆层，其特征在于，所述薄应变弛豫缓冲层不是所述半导体器件的有源部分，以及限定所述薄应变弛豫缓冲层的所述三层具有恒定的Ge浓度，所述三层是：
-第一外延层Si1-xGex，x为Ge的浓度，Ge浓度在5％到100％之间，
-在所述第一外延层上的第二外延层Si1-xGex：C，C的量至少为0.3％，
-在所述第二外延层上的第三外延层Si1-xGex。
2.如权利要求1所述的半导体器件，其特征在于所述第二外延层的厚度在1到20nm之间。
3.如权利要求1所述的半导体器件，其特征在于所述第二外延层的厚度在1到10nm之间。
4.如权利要求1所述的半导体器件，其特征在于所述第二外延层的厚度为5nm。
5.如权利要求1所述的半导体器件，其特征在于Ge浓度在10％到65％之间。
6.如权利要求1所述的半导体器件，其特征在于C浓度高于0.5％。
7.如权利要求1所述的半导体器件，其特征在于C浓度处于0.5％到1％之间。
8.如权利要求1所述的半导体器件，其特征在于C浓度为0.8％。
9.如权利要求1至8中任何一项权利要求所述的半导体器件，其特征在于在薄应变弛豫缓冲层顶部还具有SiGe/Si异质结构，所述SiGe/Si异质结构包括应变调节SiGe层和应变的硅层。
10.如权利要求1至8中任何一项权利要求所述的半导体器件，其特征在于在所述薄应变弛豫缓冲层上部具有III-V化合物。
11.如权利要求1至8中任何一项权利要求所述的半导体器件，其特征在于还包括在所述第一外延层下面的附加的外延Si1-xGex：C层。
12.如权利要求11所述的半导体器件，还包括在所述附加的外延Si1-xGex：C层下面的一附加的外延Si1-xGex层。
13.一种生长薄应变弛豫缓冲层的方法，包括步骤：
-提供半导体基片，
-在所述半导体基片的至少一部分上沉积第一外延SiGe层，使得Ge浓度在所述第一外延SiGe层中恒定，
-在所述第一外延SiGe层顶部，通过生长含有至少0.3％碳的SiGe而沉积第二SiGe：C层，并且使得Ge浓度在所述第二SiGe：C层中恒定，并与在所述第一外延SiGe层中相同，
-在所述第二SiGe：C层顶部沉积第三外延SiGe层，使得Ge浓度在所述第三外延SiGe层中恒定，并与在所述第一外延SiGe层和第二SiGe：C层中相同，
其中所述Ge浓度在5％到100％之间。
14.如权利要求13所述的方法，其特征在于所述半导体基片为硅。
15.如权利要求13所述的方法，其特征在于所述Ge浓度在10％到65％之间。
16.如权利要求13所述的方法，其特征在于所述碳的浓度高于0.5％。
17.如权利要求13所述的方法，其特征在于所述碳的浓度处于0.5％到1％之间。
18.如权利要求13所述的方法，其特征在于所述碳的浓度为0.8％。
19.如权利要求13所述的方法，由此提供第一和第二前体气体，其特征在于所述第一前体气体为含Si的化合物，所述第二前体气体为具有Ge的前体化合物，以及利用所述前体气体沉积所述各层。
20.如权利要求19所述的方法，其中所述第一前体气体为SiHzClw族化合物，其中SiHzClw为SiH3Cl、SiH2Cl2、SiHCl3或SiCl4。
21.如权利要求13所述的方法，其特征在于提供含碳气体，含碳气体为任何具有碳的化合物。
22.如权利要求13所述的方法，其特征在于该方法包括在至少一部分所述半导体基片上在所述第一外延SiGe层下面沉积一附加的外延Si1-xGex：C层的附加步骤。
23.如权利要求22所述的方法，其特征在于该方法包括在至少一部分所述半导体基片上在所述附加的外延Si1-xGex：C层下面沉积一附加的外延Si1-xGex层的附加步骤。
24.如权利要求13所述的方法，其特征在于该方法还包括在所述第三外延SiGe层顶部沉积一附加的硅帽层的步骤。
25.如权利要求13所述的方法，其特征在于，在一个附加步骤中，将包含所述半导体基片和所述第一外延SiGe层、第二SiGe：C层和第三外延SiGe层的结构暴露于800℃或者更高温度下，从而由所述第一外延SiGe层、第二SiGe：C层或第三外延SiGe层中任一个的熔点确定最大温度。
26.如权利要求25所述的方法，其特征在于所述结构还包括下列附加的各层中的至少一个：在至少一部分所述半导体基片上在所述第一外延SiGe层下面沉积的一附加的外延Si1-xGex：C层；在至少一部分所述半导体基片上在所述附加的外延Si1-xGex：C层下面沉积的一附加的外延Si1-xGex层；在所述第三外延SiGe层顶部沉积的一附加的硅帽层。
27.如权利要求13至26中任何一项权利要求所述的方法，包括在薄应变弛豫缓冲层顶部沉积应变调节SiGe层的附加步骤。
28.如权利要求27所述的方法，包括在所述应变调节SiGe层顶部沉积应变的硅层的附加步骤。
29.如权利要求25所述的方法，其特征在于，沉积所述第一外延SiGe层、第二SiGe：C层和第三外延SiGe层和暴露于800℃或更高温度的步骤是在不同步骤之间不暴露于氧化气氛下执行。
30.如权利要求24和25中任何一项所述的方法，其特征在于，沉积所述第一外延SiGe层、第二SiGe：C层和第三外延SiGe层，沉积所述附加的硅帽层和暴露于800℃或更高温度的步骤，是在不同步骤之间不暴露于氧化气氛下执行。
31.如权利要求28所述的方法，其特征在于，所有步骤的执行是在不同步骤之间不暴露于氧化气氛下执行。
32.如权利要求29至31中任何一项权利要求所述的方法，其特征在于各步骤是在相同的仪器中、在不同步骤之间不暴露于氧化气氛下执行。
33.如权利要求13所述的方法，其特征在于所述基片为掩盖晶片。
34.如权利要求13所述的方法，其特征在于所述基片为图案化晶片。
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