JPH0982638A - 半導体基板 - Google Patents
半導体基板Info
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- JPH0982638A JPH0982638A JP23664095A JP23664095A JPH0982638A JP H0982638 A JPH0982638 A JP H0982638A JP 23664095 A JP23664095 A JP 23664095A JP 23664095 A JP23664095 A JP 23664095A JP H0982638 A JPH0982638 A JP H0982638A
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Abstract
(57)【要約】
【課題】 歪みシリコン層を得るための下地であるSi
Ge層の作成の時間を短縮することを可能とする半導体
基板を提供することを目的とする。 【解決手段】 シリコン結晶基板と、このシリコン結晶
基板上に形成された、シリコン結晶基板より0.2%〜
5.0%大きい格子定数を有する結晶層と、この結晶層
上に形成された歪みシリコン層とを具備し、前記結晶層
は、前記シリコン結晶基板と結晶層の組合わせにより決
定される臨界膜厚を越える膜厚を有し、前記シリコン結
晶基板の表面には、前記シリコン結晶の格子定数を小さ
くする効果を有する不純物が存在することを特徴とす
る。
Ge層の作成の時間を短縮することを可能とする半導体
基板を提供することを目的とする。 【解決手段】 シリコン結晶基板と、このシリコン結晶
基板上に形成された、シリコン結晶基板より0.2%〜
5.0%大きい格子定数を有する結晶層と、この結晶層
上に形成された歪みシリコン層とを具備し、前記結晶層
は、前記シリコン結晶基板と結晶層の組合わせにより決
定される臨界膜厚を越える膜厚を有し、前記シリコン結
晶基板の表面には、前記シリコン結晶の格子定数を小さ
くする効果を有する不純物が存在することを特徴とす
る。
Description
【0001】
【発明の属する技術分野】本発明は、半導体基板に係
り、特に、高性能の半導体素子を短時間で製造すること
を可能とする半導体基板に関する。
り、特に、高性能の半導体素子を短時間で製造すること
を可能とする半導体基板に関する。
【0002】
【従来の技術】基本材料としてシリコンの単結晶を用い
たさまざまな半導体素子が、広く一般に使用されてい
る。このような半導体素子の高性能化のためには、材料
中を走行する電子の走行速度(移動度)を高めることが
有効な手段の一つである。シリコン結晶中の電子の移動
度の上限値は物性的に決まるものであり、構造により向
上させることは出来ない。しかし近年、本来のシリコン
結晶に対して歪みを持つシリコン結晶中では、電子の移
動度が高められることが報告されている。
たさまざまな半導体素子が、広く一般に使用されてい
る。このような半導体素子の高性能化のためには、材料
中を走行する電子の走行速度(移動度)を高めることが
有効な手段の一つである。シリコン結晶中の電子の移動
度の上限値は物性的に決まるものであり、構造により向
上させることは出来ない。しかし近年、本来のシリコン
結晶に対して歪みを持つシリコン結晶中では、電子の移
動度が高められることが報告されている。
【0003】シリコン結晶に歪みを持たせる手段とし
て、シリコン結晶とはわずかに格子定数が異なる結晶を
用意し、そのうえに臨界膜厚より薄いシリコン層を薄膜
成長技術により作成する方法が一般にとられている。具
体的には、シリコンより格子定数がわずかに大きい結晶
としてGe組成が20%程度のSiGe混晶層(この場
合、SiGe結晶の格子定数はSi結晶の格子定数より
約0.8%大きい)を用意し、このSiGe混晶層上に
厚さ100nm以下のシリコン薄膜層を形成するもので
ある。
て、シリコン結晶とはわずかに格子定数が異なる結晶を
用意し、そのうえに臨界膜厚より薄いシリコン層を薄膜
成長技術により作成する方法が一般にとられている。具
体的には、シリコンより格子定数がわずかに大きい結晶
としてGe組成が20%程度のSiGe混晶層(この場
合、SiGe結晶の格子定数はSi結晶の格子定数より
約0.8%大きい)を用意し、このSiGe混晶層上に
厚さ100nm以下のシリコン薄膜層を形成するもので
ある。
【0004】ここで、工業的に量産され、安価で品質の
優れたSiGe結晶基板を入手することは困難であるた
め、通常はシリコンウエハーを基板に用い、この上に充
分厚い(臨界膜厚より厚い)SiGeを形成することに
より、Siよりわずかに格子定数の大きな結晶を得てい
る。
優れたSiGe結晶基板を入手することは困難であるた
め、通常はシリコンウエハーを基板に用い、この上に充
分厚い(臨界膜厚より厚い)SiGeを形成することに
より、Siよりわずかに格子定数の大きな結晶を得てい
る。
【0005】しかしながら、シリコン基板上に成長した
SiGe層が臨界膜厚より薄い場合は、該SiGe層の
格子はSiの結晶格子に平面方向で一致させられ、本来
のSiGeの格子を形成することができない。SiGe
層の厚さが臨界膜厚を越えたときに、転移等の格子欠陥
の発生を伴い、本来のSiGeの格子に緩和する事が知
られている。従って、シリコンウエファー上に格子緩和
したSiGe層を形成して、歪みシリコン層形成のため
の基板とするためには、少なくともSiGe層の厚さを
臨界膜厚よりも厚くする必要がある。
SiGe層が臨界膜厚より薄い場合は、該SiGe層の
格子はSiの結晶格子に平面方向で一致させられ、本来
のSiGeの格子を形成することができない。SiGe
層の厚さが臨界膜厚を越えたときに、転移等の格子欠陥
の発生を伴い、本来のSiGeの格子に緩和する事が知
られている。従って、シリコンウエファー上に格子緩和
したSiGe層を形成して、歪みシリコン層形成のため
の基板とするためには、少なくともSiGe層の厚さを
臨界膜厚よりも厚くする必要がある。
【0006】更に、格子緩和の際に発生した転移等の欠
陥は、その上に成長する歪みシリコン層に悪影響を及ぼ
すため、転移が貫通するのを抑制するためのバッファー
層を、SiGe層と歪みシリコン層との間に挿入するこ
とが要求される。バッファー層は、通常、格子緩和した
前記SiGeと同じ組成(同じ格子定数)のSiGeを
連続して積層することにより形成される。即ち、シリコ
ン基板上に厚さが1μm以上のSiGe層を積層するこ
とにより、シリコン結晶よりわずかに格子定数が大きい
結晶層を、貫通転移等の影響を抑制した状態で得ること
が可能である。
陥は、その上に成長する歪みシリコン層に悪影響を及ぼ
すため、転移が貫通するのを抑制するためのバッファー
層を、SiGe層と歪みシリコン層との間に挿入するこ
とが要求される。バッファー層は、通常、格子緩和した
前記SiGeと同じ組成(同じ格子定数)のSiGeを
連続して積層することにより形成される。即ち、シリコ
ン基板上に厚さが1μm以上のSiGe層を積層するこ
とにより、シリコン結晶よりわずかに格子定数が大きい
結晶層を、貫通転移等の影響を抑制した状態で得ること
が可能である。
【0007】一方、SiGe薄膜の成長は、成長中のG
e原子の成長表面への析出を抑制するため、500℃程
度の低い温度で行うことが望ましい。しかし、そのよう
な低い温度では、シリコン及びゲルマニウムを含む原料
分子の熱分解により基板上への薄膜成長を行うCVD法
を用いた場合、原料分解の効率が低く、そのため薄膜成
長の速度も遅かった。
e原子の成長表面への析出を抑制するため、500℃程
度の低い温度で行うことが望ましい。しかし、そのよう
な低い温度では、シリコン及びゲルマニウムを含む原料
分子の熱分解により基板上への薄膜成長を行うCVD法
を用いた場合、原料分解の効率が低く、そのため薄膜成
長の速度も遅かった。
【0008】
【発明が解決しようとする課題】上述のように、半導体
素子の高性能化を目的として歪を有するシリコン結晶を
作成する場合、充分な厚さのシリコン基板上にSiGe
の薄膜をあらかじめ成膜する必要がある。この薄膜成長
は成長速度が遅く、充分な厚さを得るためには、長い時
間を必要としていた。本発明の目的は、歪みシリコン層
を得るための下地であるSiGe層の作成の時間の短縮
を可能とする半導体基板を提供することにある。
素子の高性能化を目的として歪を有するシリコン結晶を
作成する場合、充分な厚さのシリコン基板上にSiGe
の薄膜をあらかじめ成膜する必要がある。この薄膜成長
は成長速度が遅く、充分な厚さを得るためには、長い時
間を必要としていた。本発明の目的は、歪みシリコン層
を得るための下地であるSiGe層の作成の時間の短縮
を可能とする半導体基板を提供することにある。
【0009】
【課題を解決するための手段】上記課題を解決するた
め、本発明(請求項1)は、シリコン結晶基板と、この
シリコン結晶基板上に形成された、シリコン結晶基板よ
り0.2%〜5.0%大きい格子定数を有する結晶層
と、この結晶層上に形成された歪みシリコン層とを具備
し、前記結晶層は、前記シリコン結晶基板と結晶層の組
合わせにより決定される臨界膜厚を越える膜厚を有し、
前記シリコン結晶基板の表面には、前記シリコン結晶の
格子定数を小さくする効果を有する不純物が存在するこ
とを特徴とする半導体基板を提供する。
め、本発明(請求項1)は、シリコン結晶基板と、この
シリコン結晶基板上に形成された、シリコン結晶基板よ
り0.2%〜5.0%大きい格子定数を有する結晶層
と、この結晶層上に形成された歪みシリコン層とを具備
し、前記結晶層は、前記シリコン結晶基板と結晶層の組
合わせにより決定される臨界膜厚を越える膜厚を有し、
前記シリコン結晶基板の表面には、前記シリコン結晶の
格子定数を小さくする効果を有する不純物が存在するこ
とを特徴とする半導体基板を提供する。
【0010】この場合、前記結晶層はSiGe混晶から
なり、前記シリコン結晶の格子定数を小さくする効果を
有する不純物は炭素であることが好ましい。また、本発
明(請求項3)は、(100)面を表面に有するシリコ
ン結晶基板と、このシリコン結晶基板上に形成されたS
iGe混晶層と、このSiGe混晶層上に形成された歪
みシリコン層とを具備し、前記SiGe混晶層は、前記
シリコン結晶基板とSiGe混晶層の組合わせにより決
定される臨界膜厚を越える膜厚を有し、前記シリコン結
晶基板の表面には、6.8×1012〜1.36×1013
cm-2の炭素が存在することを特徴とする半導体基板を
提供する。
なり、前記シリコン結晶の格子定数を小さくする効果を
有する不純物は炭素であることが好ましい。また、本発
明(請求項3)は、(100)面を表面に有するシリコ
ン結晶基板と、このシリコン結晶基板上に形成されたS
iGe混晶層と、このSiGe混晶層上に形成された歪
みシリコン層とを具備し、前記SiGe混晶層は、前記
シリコン結晶基板とSiGe混晶層の組合わせにより決
定される臨界膜厚を越える膜厚を有し、前記シリコン結
晶基板の表面には、6.8×1012〜1.36×1013
cm-2の炭素が存在することを特徴とする半導体基板を
提供する。
【0011】本発明の半導体基板において、シリコン結
晶基板の表面に存在する前記シリコン結晶の格子定数を
小さくする効果を有する不純物は、シリコンよりも質量
の軽いものであり、その代表的なものは炭素であり、そ
の量は、6.8×1012〜1.36×1014cm-2、好
ましくは、5.0×1013〜1.36×1014cm-2で
ある。シリコン結晶基板の表面に存在する炭素の量が
1.36×1014cm-2を越える場合には、SiGe混
晶層の格子緩和に要する厚さを増加させてしまい、また
格子緩和に伴い発生する欠陥を増加させてしまう。一
方、炭素量が6.8×1012未満の場合には、本発明の
効果を得ることが出来ない。
晶基板の表面に存在する前記シリコン結晶の格子定数を
小さくする効果を有する不純物は、シリコンよりも質量
の軽いものであり、その代表的なものは炭素であり、そ
の量は、6.8×1012〜1.36×1014cm-2、好
ましくは、5.0×1013〜1.36×1014cm-2で
ある。シリコン結晶基板の表面に存在する炭素の量が
1.36×1014cm-2を越える場合には、SiGe混
晶層の格子緩和に要する厚さを増加させてしまい、また
格子緩和に伴い発生する欠陥を増加させてしまう。一
方、炭素量が6.8×1012未満の場合には、本発明の
効果を得ることが出来ない。
【0012】シリコン結晶基板上に形成される結晶層
は、シリコン結晶より0.2%〜5.0%大きい格子定
数を有するものからなるが、そのようなものとして、S
iGe混晶層を挙げることが出来る。SiGe混晶中の
Geの量は、5〜100原子%が好ましい。
は、シリコン結晶より0.2%〜5.0%大きい格子定
数を有するものからなるが、そのようなものとして、S
iGe混晶層を挙げることが出来る。SiGe混晶中の
Geの量は、5〜100原子%が好ましい。
【0013】なお、結晶層としては、SiGe混晶以外
に、S、GeCを用いることが可能である。結晶層の膜
厚は、シリコン結晶基板と結晶層の組合わせにより決定
される臨界膜厚を越える膜厚であり、具体的な臨界膜厚
は、結晶層としてGeの量が20原子%のSiGe混晶
層を用いた場合、およそ100nmである。
に、S、GeCを用いることが可能である。結晶層の膜
厚は、シリコン結晶基板と結晶層の組合わせにより決定
される臨界膜厚を越える膜厚であり、具体的な臨界膜厚
は、結晶層としてGeの量が20原子%のSiGe混晶
層を用いた場合、およそ100nmである。
【0014】以上説明した本発明の半導体基板では、シ
リコン結晶の格子定数を小さくする効果のある不純物を
あらかじめシリコン結晶基板表面に存在せしめている。
かかるシリコン基板上に、シリコン結晶より格子定数の
大きな結晶層、例えばSiGe結晶層を形成することに
より、該SiGe結晶層に加わる歪みがより強調され、
不純物が存在しない場合に比べ、薄い領域でSiGe層
の格子緩和が起こる。そのため、歪みシリコン層形成の
ためのSiGe層成長の時間を短縮することが可能であ
る。
リコン結晶の格子定数を小さくする効果のある不純物を
あらかじめシリコン結晶基板表面に存在せしめている。
かかるシリコン基板上に、シリコン結晶より格子定数の
大きな結晶層、例えばSiGe結晶層を形成することに
より、該SiGe結晶層に加わる歪みがより強調され、
不純物が存在しない場合に比べ、薄い領域でSiGe層
の格子緩和が起こる。そのため、歪みシリコン層形成の
ためのSiGe層成長の時間を短縮することが可能であ
る。
【0015】
【発明の形態】以下、図面を参照して、本発明の具体的
実施例について説明する。図1に、本発明の第1の実施
例に係る半導体基板の断面模式図を示す。即ち、まず、
(100)シリコン基板表面に炭素原子が7×1013c
m-2存在する状態で、Ge組成が20%のSiGe層の
成長を開始し、厚さ80nmのSiGe層を形成した。
次に、このSiGe層上に厚さ10nmの歪みシリコン
層を形成した。
実施例について説明する。図1に、本発明の第1の実施
例に係る半導体基板の断面模式図を示す。即ち、まず、
(100)シリコン基板表面に炭素原子が7×1013c
m-2存在する状態で、Ge組成が20%のSiGe層の
成長を開始し、厚さ80nmのSiGe層を形成した。
次に、このSiGe層上に厚さ10nmの歪みシリコン
層を形成した。
【0016】ここで、SiGe層及び歪みシリコン層の
成長は、超高真空CVD装置を用いて行った。成長条件
は次に示す通りである。即ち、SiGe層の成長は、原
料としてジシランガス及びゲルマンガスを用い、それぞ
れの原料分圧はジシランガス1.8×10-2Pa、ゲル
マンガス0.7×10-2Paとして行った。このような
条件の下で、基板温度500℃で、SiGe層の成長速
度1nm/minが得られ、80分の成長時間で80n
mのSiGe層(Ge組成:20%)を形成した。
成長は、超高真空CVD装置を用いて行った。成長条件
は次に示す通りである。即ち、SiGe層の成長は、原
料としてジシランガス及びゲルマンガスを用い、それぞ
れの原料分圧はジシランガス1.8×10-2Pa、ゲル
マンガス0.7×10-2Paとして行った。このような
条件の下で、基板温度500℃で、SiGe層の成長速
度1nm/minが得られ、80分の成長時間で80n
mのSiGe層(Ge組成:20%)を形成した。
【0017】その後、ゲルマンガスの供給を停止し、ジ
シランガスの供給量を2.5×10-2Paに、基板温度
を550℃に設定して、シリコン層の成長を行った。こ
の時シリコン層の成長速度は0.25nm/minであ
り、10nmのシリコン層の成長に40分間を要した。
シランガスの供給量を2.5×10-2Paに、基板温度
を550℃に設定して、シリコン層の成長を行った。こ
の時シリコン層の成長速度は0.25nm/minであ
り、10nmのシリコン層の成長に40分間を要した。
【0018】次に、SiGe層成長に先立ち、シリコン
基板表面に炭素原子を添加する方法について説明する。
まず、(100)シリコン基板を脱脂洗浄し、さらにH
F溶液により基板表面の自然酸化膜を除去した後に、シ
リコン基板を塩酸と過酸化水素水の混合溶液に浸し、厚
さ2nm程度の酸化膜を形成する。この基板を成長装置
に導入し、超高真空下で950℃に加熱する。このよう
にして、シリコン基板表面の酸化膜を除去することが可
能である。
基板表面に炭素原子を添加する方法について説明する。
まず、(100)シリコン基板を脱脂洗浄し、さらにH
F溶液により基板表面の自然酸化膜を除去した後に、シ
リコン基板を塩酸と過酸化水素水の混合溶液に浸し、厚
さ2nm程度の酸化膜を形成する。この基板を成長装置
に導入し、超高真空下で950℃に加熱する。このよう
にして、シリコン基板表面の酸化膜を除去することが可
能である。
【0019】このとき、シリコン基板表面には検知可能
な不純物は存在していない。引き続き、基板温度を70
0℃に保持した状態で、アセチレンガスを1SCCMの
流量で真空容器に導入する。およそ30秒間のガス照射
により、シリコン基板表面に面密度7×1013cm
-2((100)表面のシリコン原子の面密度のおよそ1
0%)の炭素原子を存在せしめることが可能である。こ
の場合、炭素原子を導入するためのガスとしてアセチレ
ンを例にあげているが、炭素を含む水素化合物系の気体
であれば、どのような気体でも同様の効果が得られる。
な不純物は存在していない。引き続き、基板温度を70
0℃に保持した状態で、アセチレンガスを1SCCMの
流量で真空容器に導入する。およそ30秒間のガス照射
により、シリコン基板表面に面密度7×1013cm
-2((100)表面のシリコン原子の面密度のおよそ1
0%)の炭素原子を存在せしめることが可能である。こ
の場合、炭素原子を導入するためのガスとしてアセチレ
ンを例にあげているが、炭素を含む水素化合物系の気体
であれば、どのような気体でも同様の効果が得られる。
【0020】一方、表面の炭素面密度が5×1013cm
-2((100)表面のシリコン原子密度のおよそ7.5
%)より少ない場合には、以下のような簡便な方法で炭
素原子を存在せしめることが出来る。即ち、まず、(1
00)Si基板を脱脂洗浄処理した後、1%のHF溶液
に1分間浸し、シリコン基板表面の自然酸化膜を除去す
る。次いで、低溶存酸素濃度の純水で置換したうえで、
10分間水洗する。このようにするだけで、シリコン基
板表面に低濃度の炭素を存在せしめることが出来る。
-2((100)表面のシリコン原子密度のおよそ7.5
%)より少ない場合には、以下のような簡便な方法で炭
素原子を存在せしめることが出来る。即ち、まず、(1
00)Si基板を脱脂洗浄処理した後、1%のHF溶液
に1分間浸し、シリコン基板表面の自然酸化膜を除去す
る。次いで、低溶存酸素濃度の純水で置換したうえで、
10分間水洗する。このようにするだけで、シリコン基
板表面に低濃度の炭素を存在せしめることが出来る。
【0021】ここで低溶存酸素濃度とは、純水中の溶存
酸素の濃度が30ppb以下である場合を指す。溶存酸
素濃度がこれより多いと、水洗中にシリコン表面の酸化
が進行し、その後に特別な除去工程を必要とするため、
好ましくない。
酸素の濃度が30ppb以下である場合を指す。溶存酸
素濃度がこれより多いと、水洗中にシリコン表面の酸化
が進行し、その後に特別な除去工程を必要とするため、
好ましくない。
【0022】水洗の終了したシリコン基板は、純水中よ
り取り出し、UHV−CVD装置の搬入予備室へ運ばれ
る。この時、基板表面は水素で終端された構造となって
いる。搬入予備室を真空引きした後、基板は超高真空の
成膜室へ移される。ここで、低溶存酸素純水が利用でき
ない場合は、HF溶液による自然酸化膜除去が終了した
後に基板を溶液から取り出し、直接CVD装置へ導入す
る方法も用いることができる。この場合でも基板表面は
水素で終端されている。
り取り出し、UHV−CVD装置の搬入予備室へ運ばれ
る。この時、基板表面は水素で終端された構造となって
いる。搬入予備室を真空引きした後、基板は超高真空の
成膜室へ移される。ここで、低溶存酸素純水が利用でき
ない場合は、HF溶液による自然酸化膜除去が終了した
後に基板を溶液から取り出し、直接CVD装置へ導入す
る方法も用いることができる。この場合でも基板表面は
水素で終端されている。
【0023】成膜室へ導入した基板は、この状態で表面
に数%の炭素及び酸素が付着している。既に示すよう
に、微量の炭素原子は格子を縮める働きをし、本実施例
において有益な作用を示すが、酸素に関しては新たな欠
陥の源になり得るだけでなく、電子のトラップ等として
作用する懸念もあり、除去することが望ましい。酸素除
去のために、成長用基板は成膜室内で700℃で5分間
加熱される。この結果、表面に残存する酸素は1%以下
に低減されるが、炭素は低減せず、残存する。本実施例
において、残存炭素濃度は、(100)表面のシリコン
原子密度のおよそ5%(3.5×10-13 cm-2)であ
る。
に数%の炭素及び酸素が付着している。既に示すよう
に、微量の炭素原子は格子を縮める働きをし、本実施例
において有益な作用を示すが、酸素に関しては新たな欠
陥の源になり得るだけでなく、電子のトラップ等として
作用する懸念もあり、除去することが望ましい。酸素除
去のために、成長用基板は成膜室内で700℃で5分間
加熱される。この結果、表面に残存する酸素は1%以下
に低減されるが、炭素は低減せず、残存する。本実施例
において、残存炭素濃度は、(100)表面のシリコン
原子密度のおよそ5%(3.5×10-13 cm-2)であ
る。
【0024】従来、シリコン基板表面の軽元素不純物を
除去するためには、さきにあげた例のように自然酸化膜
を除去した後に制御された薄い酸化膜を形成し、この酸
化膜を900℃程度の高温で除去する工程が用いられて
いる。この高温加熱工程は、薄膜成長を行う基板がすで
に一部加工された部分を有する場合、この加工された部
分に対してダメージを与える事が懸念されており、回避
することが望ましい。本実施例では、基板表面に炭素原
子を残存せしめることを目的に、高温工程が回避されて
おり、有益である。また、高温工程を回避できること
は、製造工程の時間短縮にもつながり、さらに有益であ
る。
除去するためには、さきにあげた例のように自然酸化膜
を除去した後に制御された薄い酸化膜を形成し、この酸
化膜を900℃程度の高温で除去する工程が用いられて
いる。この高温加熱工程は、薄膜成長を行う基板がすで
に一部加工された部分を有する場合、この加工された部
分に対してダメージを与える事が懸念されており、回避
することが望ましい。本実施例では、基板表面に炭素原
子を残存せしめることを目的に、高温工程が回避されて
おり、有益である。また、高温工程を回避できること
は、製造工程の時間短縮にもつながり、さらに有益であ
る。
【0025】前記方法において作成された歪みシリコン
層においてSiGeと歪みSi層の界面付近に置ける欠
陥の密度はおよそ5×106 個/cm2 とみつもられ
た。一方、SiGe層を成長する前のシリコン基板表面
の炭素の濃度が0.5%以下の場合の試料においては、
欠陥密度は1×108 個/ cm2 であった。即ち、Si
Ge成長開始前の基板表面に炭素が存在していた方が、
同じ厚さのSiGe層の上に形成した歪みシリコン層中
の欠陥低減の効果があることがわかる。
層においてSiGeと歪みSi層の界面付近に置ける欠
陥の密度はおよそ5×106 個/cm2 とみつもられ
た。一方、SiGe層を成長する前のシリコン基板表面
の炭素の濃度が0.5%以下の場合の試料においては、
欠陥密度は1×108 個/ cm2 であった。即ち、Si
Ge成長開始前の基板表面に炭素が存在していた方が、
同じ厚さのSiGe層の上に形成した歪みシリコン層中
の欠陥低減の効果があることがわかる。
【0026】これら欠陥の密度は、SiGe層の厚さを
増すごとに低下するため、ある一定の厚さのSiGe層
において、成長開始前の表面に炭素が存在する方が欠陥
密度が低いと言うことは、同等の欠陥密度を実現するた
めには炭素の存在によりSiGe層の厚さを薄くするこ
とが可能であることを意味する。
増すごとに低下するため、ある一定の厚さのSiGe層
において、成長開始前の表面に炭素が存在する方が欠陥
密度が低いと言うことは、同等の欠陥密度を実現するた
めには炭素の存在によりSiGe層の厚さを薄くするこ
とが可能であることを意味する。
【0027】ここで、本実施例においては、SiGe層
成長前のシリコン基板表面の炭素原子の量をシリコン
(100)基板の表面第一層のシリコン原子の面密度に
対して5%あるいは10%としたが、これらの条件にお
いてSiGe層を積層した場合、炭素原子による歪みの
効果は薄膜の成長方向のうちおよそ2nm以下の領域に
局在することが透過型電子顕微鏡の断面撮影像よりわか
った。
成長前のシリコン基板表面の炭素原子の量をシリコン
(100)基板の表面第一層のシリコン原子の面密度に
対して5%あるいは10%としたが、これらの条件にお
いてSiGe層を積層した場合、炭素原子による歪みの
効果は薄膜の成長方向のうちおよそ2nm以下の領域に
局在することが透過型電子顕微鏡の断面撮影像よりわか
った。
【0028】一方、前記表面に存在する炭素原子の量が
第1層のシリコン原子の面密度に対して20%を越える
場合は、SiGe層成長後の炭素原子の拡散が顕著とな
り、炭素原子による歪みの効果が影響を及ぼす領域が5
nm以上に広がってしまう。この場合、炭素原子の効果
がSiGe層の歪みの効果をより強調するという目的を
逸脱し、むしろSiGe層の格子緩和に要する厚さを増
大させたり、あるいは格子緩和に伴い発生する欠陥の量
が増加するため、望ましくない。
第1層のシリコン原子の面密度に対して20%を越える
場合は、SiGe層成長後の炭素原子の拡散が顕著とな
り、炭素原子による歪みの効果が影響を及ぼす領域が5
nm以上に広がってしまう。この場合、炭素原子の効果
がSiGe層の歪みの効果をより強調するという目的を
逸脱し、むしろSiGe層の格子緩和に要する厚さを増
大させたり、あるいは格子緩和に伴い発生する欠陥の量
が増加するため、望ましくない。
【0029】さらに前記シリコン基板表面に存在する炭
素原子の量が第一層のシリコン原子の面密度の1%より
少ない場合は、その上に成長するSiGe層の歪みの効
果が強調されず、同等のSiGe層の厚さにおける歪み
シリコン層の欠陥密度の低下の効果は確認できなかっ
た。
素原子の量が第一層のシリコン原子の面密度の1%より
少ない場合は、その上に成長するSiGe層の歪みの効
果が強調されず、同等のSiGe層の厚さにおける歪み
シリコン層の欠陥密度の低下の効果は確認できなかっ
た。
【0030】次に、以上説明した歪みシリコン層を有す
る半導体基板に半導体素子を形成した実施例について説
明する。図2及び図3は、歪みシリコン層にFETを形
成する手順を示す断面図である。まず、図2に示すよう
に、面密度5×1012cm2 の炭素を含むシリコン基板
1上に、Ge組成が30%のSiGe層2を800nm
の厚さに形成した後、SiGe層2上に5nmの厚さの
歪みシリコン層3を形成した。
る半導体基板に半導体素子を形成した実施例について説
明する。図2及び図3は、歪みシリコン層にFETを形
成する手順を示す断面図である。まず、図2に示すよう
に、面密度5×1012cm2 の炭素を含むシリコン基板
1上に、Ge組成が30%のSiGe層2を800nm
の厚さに形成した後、SiGe層2上に5nmの厚さの
歪みシリコン層3を形成した。
【0031】なお、格子緩和したSiGe層と、その上
に形成された歪みシリコン層3との間のバンド不連続
は、タイプIIの形態をとることが知られている。即ち、
シリコン層の伝導体は、SiGe層の伝導体の位置より
低い側へシフトしている。従って、歪みシリコン層をS
iGe層で挟み込むことにより、シリコン層の電子をた
め込む井戸構造を作製することが可能となる。従って、
本実施例では、5nmの厚さの歪みシリコン層3の上
に、更に20nmのSiGe層4が形成されている。
に形成された歪みシリコン層3との間のバンド不連続
は、タイプIIの形態をとることが知られている。即ち、
シリコン層の伝導体は、SiGe層の伝導体の位置より
低い側へシフトしている。従って、歪みシリコン層をS
iGe層で挟み込むことにより、シリコン層の電子をた
め込む井戸構造を作製することが可能となる。従って、
本実施例では、5nmの厚さの歪みシリコン層3の上
に、更に20nmのSiGe層4が形成されている。
【0032】この上部のSiGe層4には、n型ド−パ
ントが濃度1×1018cm-3で添加されており、歪みシ
リコン層3に対する電子の供給層となっている。このS
iGe層4上には、厚さ3nmのシリコン層5が形成さ
れている。このシリコン層5は、ゲ−ト酸化膜形成のた
めの層である。
ントが濃度1×1018cm-3で添加されており、歪みシ
リコン層3に対する電子の供給層となっている。このS
iGe層4上には、厚さ3nmのシリコン層5が形成さ
れている。このシリコン層5は、ゲ−ト酸化膜形成のた
めの層である。
【0033】次に、図3に示すように、シリコン層5の
みを熱酸化し、ゲ−ト酸化膜6を形成する。その後、燐
をド−プしたポリシリコン膜を形成し、このポリシリコ
ン膜をパタ−ニングしてゲ−ト電極7を形成した後、こ
のゲ−ト電極7の側壁に絶縁膜8を形成する。そして、
ゲ−ト電極7と絶縁膜8とをマスクとして用いてイオン
注入し、ソ−ス領域及びドレイン領域を形成して、FE
Tが作製される。
みを熱酸化し、ゲ−ト酸化膜6を形成する。その後、燐
をド−プしたポリシリコン膜を形成し、このポリシリコ
ン膜をパタ−ニングしてゲ−ト電極7を形成した後、こ
のゲ−ト電極7の側壁に絶縁膜8を形成する。そして、
ゲ−ト電極7と絶縁膜8とをマスクとして用いてイオン
注入し、ソ−ス領域及びドレイン領域を形成して、FE
Tが作製される。
【0034】このようにして作製されたFETの特性を
評価するため、以下の実験を行った。即ち、本発明に従
って、SiGe層形成前のシリコン基板表面に炭素を存
在させた場合と、従来のように炭素が存在しない場合に
ついて、SiGe層2の厚さを変化させてFETの相互
コンダクタンスを求めた。なお、動作層の結晶特性を評
価しやすいように、FETのゲ−ト長は10μmとし
た。その結果を下記表1に示す。
評価するため、以下の実験を行った。即ち、本発明に従
って、SiGe層形成前のシリコン基板表面に炭素を存
在させた場合と、従来のように炭素が存在しない場合に
ついて、SiGe層2の厚さを変化させてFETの相互
コンダクタンスを求めた。なお、動作層の結晶特性を評
価しやすいように、FETのゲ−ト長は10μmとし
た。その結果を下記表1に示す。
【0035】 表1 SiGe層の厚さ 0.2 0.5 0.8 1.2 1.5 2.0 (μm) 相互コンダクタンス (mS/mm) 本発明 20 22 25 25 25 25 従来例 20.5 22.5 23.5 25 25 25 上記表1に示すように、SiGe層の厚さが薄い場合
は、シリコン基板表面に炭素が存在する場合も存在しな
い場合も、FETの相互コンダクタンスが低いのに対
し、SiGe層の厚さが増加するに従って、いずれの場
合もFETの相互コンダクタンスは増加している。
は、シリコン基板表面に炭素が存在する場合も存在しな
い場合も、FETの相互コンダクタンスが低いのに対
し、SiGe層の厚さが増加するに従って、いずれの場
合もFETの相互コンダクタンスは増加している。
【0036】しかし、本発明の場合にはSiGe層の厚
さが0.8μm以上で高いのに対し、従来例の場合に
は、SiGe層の厚さが1.2μm以上で高くなってい
る。このように、本発明の基板に形成されたFETは、
広い範囲のSiGe層の厚さで優れた特性が得られるこ
とがわかる。
さが0.8μm以上で高いのに対し、従来例の場合に
は、SiGe層の厚さが1.2μm以上で高くなってい
る。このように、本発明の基板に形成されたFETは、
広い範囲のSiGe層の厚さで優れた特性が得られるこ
とがわかる。
【0037】
【発明の効果】以上説明したように、本発明によると、
歪みシリコン層を得るためにシリコン基板上にSiGe
層を形成するに際し、該基板表面に炭素原子を存在せし
めることにより、SiGe層の格子歪みの効果を強調
し、より薄いSiGe層の厚さで、すなわちより短いプ
ロセス時間で、欠陥の少ない歪みシリコン層の形成が可
能である。
歪みシリコン層を得るためにシリコン基板上にSiGe
層を形成するに際し、該基板表面に炭素原子を存在せし
めることにより、SiGe層の格子歪みの効果を強調
し、より薄いSiGe層の厚さで、すなわちより短いプ
ロセス時間で、欠陥の少ない歪みシリコン層の形成が可
能である。
【図1】本発明の第1の実施例に係る半導体基板を示す
断面図。
断面図。
【図2】本発明の第2の実施例に係る半導体基板を示す
断面図
断面図
【図3】本発明の第2の実施例に係る半導体基板に形成
されたFETを示す断面図。
されたFETを示す断面図。
1…シリコン基板 2…SiGe層 3…歪みシリコン層 4…SiGe層 5…シリコン層 6…ゲ−ト酸化膜 7…ゲ−ト電極 8…側壁絶縁膜
Claims (3)
- 【請求項1】 シリコン結晶基板と、このシリコン結晶
基板上に形成された、シリコン結晶基板より0.2%〜
5.0%大きい格子定数を有する結晶層と、この結晶層
上に形成された歪みシリコン層とを具備し、前記結晶層
は、前記シリコン結晶基板と結晶層の組合わせにより決
定される臨界膜厚を越える膜厚を有し、前記シリコン結
晶基板の表面には、前記シリコン結晶の格子定数を小さ
くする効果を有する不純物が存在することを特徴とする
半導体基板。 - 【請求項2】 前記結晶層はSiGe混晶からなり、前
記シリコン結晶の格子定数を小さくする効果を有する不
純物は炭素であることを特徴とする請求項1に記載の半
導体基板。 - 【請求項3】 (100)面を表面に有するシリコン結
晶基板と、このシリコン結晶基板上に形成されたSiG
e混晶層と、このSiGe混晶層上に形成された歪みシ
リコン層とを具備し、前記SiGe混晶層は、前記シリ
コン結晶基板とSiGe混晶層の組合わせにより決定さ
れる臨界膜厚を越える膜厚を有し、前記シリコン結晶基
板の表面には、6.8×1012〜1.36×1013cm
-2の炭素が存在することを特徴とする半導体基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23664095A JPH0982638A (ja) | 1995-09-14 | 1995-09-14 | 半導体基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23664095A JPH0982638A (ja) | 1995-09-14 | 1995-09-14 | 半導体基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0982638A true JPH0982638A (ja) | 1997-03-28 |
Family
ID=17003626
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23664095A Pending JPH0982638A (ja) | 1995-09-14 | 1995-09-14 | 半導体基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0982638A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100442105B1 (ko) * | 2001-12-03 | 2004-07-27 | 삼성전자주식회사 | 소이형 기판 형성 방법 |
JP2007142291A (ja) * | 2005-11-21 | 2007-06-07 | Canon Anelva Corp | 半導体構造およびその成長方法 |
JP2007524219A (ja) * | 2003-01-14 | 2007-08-23 | アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ | 半導体装置、および薄層歪緩和バッファ成長方法 |
-
1995
- 1995-09-14 JP JP23664095A patent/JPH0982638A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100442105B1 (ko) * | 2001-12-03 | 2004-07-27 | 삼성전자주식회사 | 소이형 기판 형성 방법 |
JP2007524219A (ja) * | 2003-01-14 | 2007-08-23 | アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ | 半導体装置、および薄層歪緩和バッファ成長方法 |
JP2007142291A (ja) * | 2005-11-21 | 2007-06-07 | Canon Anelva Corp | 半導体構造およびその成長方法 |
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