JPWO2002099890A1 - 半導体層及びその形成方法、並びに半導体装置及びその製造方法 - Google Patents
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Abstract
本発明は、例えばヘテロ接合バイポーラトランジスタに適用される半導体層及びその形成方法、並びに半導体装置及びその製造方法に関する。本発明の半導体層及びその形成方法は、酸化シリコンと熱膨張係数が等しくなる濃度のＧｅを含む第１のＳｉＧｅ膜またはＳｉＧｅＣ膜とその上の第２のＳｉＧｅ膜またはＳｉＧｅＣ膜を有する。本発明の半導体装置及びその製造方法は、開口を有する酸化膜上に第１の層及び第２の層が積層され、第１の層を酸化膜と熱膨張係数が略同じで第２の層と熱膨張係数を異にして成る。これにより、積層膜中で熱膨張係数の差異に起因する応力が発生しにくく、ミスフィット転位の発生が抑制され、ヘテロ接合バイポーラトランジスタに適用して好適である。
Description
技術分野
本発明は、シリコンゲルマニウム（ＳｉＧｅ）膜、もしくはシリコンゲルマカーボン（ＳｉＧｅＣ）膜を含む半導体層及びその形成方法、並びに半導体装置及びその製造方法に関するものである。
背景技術
近年では、情報、サービス、エンターテイメント及び通信等が融合されたマルチメディア時代の到来に伴って、大容量のデータを高速で伝送する必要性が高まっており、バイポーラトランジスタにも更なる高速化が要求されている。バイポーラトランジスタを高速化するためには、ベース幅を薄くすると共にそのキャリア濃度を高くする必要がある。しかし、不純物のイオン注入によってベース層を形成すると、イオン注入時の不純物のチャネリングのために、４０ｎｍ以下のベース幅を実現することが困難である。このため、シリコン（Ｓｉ）基体上にベース層をエピタキシャル成長させる方法が考えられている。
ところが、エピタキシャル成長によってホモ接合のベース層を形成しても、ベースのキャリア濃度を高くすると、ベースからエミッタへ注入される正孔が増加して、電流利得が低下する。そこで、Ｓｉよりもバンドギャップの狭いシリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ，以下ＳｉＧｅと記す）を含むベース層を単結晶のＳｉ基板上にエピタキシャル成長させ、正孔に対する電位障壁が電子に対する電位障壁よりも高いことを利用して、エミッタへの正孔の注入を大幅に減少させることができるヘテロ接合バイポーラトランジスタが考えられている。
ヘテロ接合バイポーラトランジスタでは、ベースのキャリア濃度を高くしてベース抵抗を低減させることができ、また、十分に大きな電流増幅幅（ｈＦＥ）を得ることができる。この結果、十分な耐圧を確保しながら高い周波数特性を実現することができる。
しかし、ＳｉとＧｅとでは格子定数及び熱膨張係数が互いに異なるので、ＳｉＧｅを含むベース層中で応力が発生する。このため、ベース層の形成後におけるヘテロ接合バイポーラトランジスタの製造工程中に、ミスフィット転位と称される結晶欠陥がベース層中で発生して、ヘテロ接合バイポーラトランジスタの歩留りが低下する。ミスフィット転位はＳｉＧｅ中におけるＧｅの濃度に強く依存するので、Ｇｅの濃度を低下させればミスフィット転位の発生を抑制することができる。しかし、それでは、ベース層のバンドギャップを狭める効果も少なくなって、所望の性能を有するヘテロ接合バイポーラトランジスタを得られなくなる。
そこで、この様なミスフィット転位の発生に対する別の対策として、ＳｉＧｅに微量のカーボン（Ｃ）を添加したシリコンゲルマニウムカーボン（Ｓｉ１−ｘ−ｙＧｅｘＣｙ、以下ＳｉＧｅＣと記す）を使用することが効果的であることが報告されている（ＣＶＤＳｉ１−ｘ−ｙＧｅｘＣｙエピタキシャル成長とドーピング制御，ｐｐ３２−３７，応用物理学会分科会シリコンテクノロジーＮｏ．１８，２３ｒｄＪｕｎｅ，２０００）。これは、ＳｉＧｅにＣを添加することによって、ＳｉとＧｅとの格子定数の差異に起因する歪みを緩和することができるためである。
また、ＳｉＧｅＣではＳｉＧｅと比較してボロン（Ｂ）等の不純物の拡散制御効果が著しく高いので、ヘテロ接合バイポーラトランジスタにおいてＳｉＧｅよりも高濃度で且つ急峻なＢのドーピングプロファイルを得られることがＳｉＧｅＣの別の利点である。このことは、ベース抵抗（Ｒｂ）の低減やベース走行時間（τＢ）の短縮に効果的であり、ヘテロ接合バイポーラトランジスタの高周波特性の向上に有利である。
しかし、ベース形成領域を基板上に形成した酸化シリコン膜で規定した場合、この酸化シリコン（ＳｉＯ２）膜の開口を介して露出している単結晶Ｓｉ基体上とＳｉＯ２膜上とに連なるベース層となるＳｉＧｅＣ膜を形成すると、ＳｉＧｅＣ膜とＳｉＯ２膜との熱膨張係数の差異に起因する応力が発生し、ミスフィット転位が発生し易い。
このため、ヘテロ接合バイポーラトランジスタを含む半導体装置を高い歩留りで提供することが困難であった。
発明の開示
本発明の目的は、結晶品質の良好なヘテロ接合層及びその取出電極を提供すること、並びに、ヘテロ接合バイポーラトランジスタを含む半導体装置を高い歩留りで提供することである。
第１発明に係る半導体層は、単結晶シリコン基体上に設けられている絶縁膜の開口を介して露出している単結晶シリコン基体上と絶縁膜上とで互いに連なっており、露出している単結晶シリコン基体上及び絶縁膜上で夫々単結晶及び多結晶であり、酸化シリコン膜と熱膨張係数が等しいかまたは近い値になる濃度のＧｅが含まれている第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜と、第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜上で互いに連なっており、露出している単結晶シリコン基体の上方及び絶縁膜の上方で夫々単結晶及び多結晶であり、Ｇｅ濃度が前記第１のＳｉＧｅ膜または前記第１のＳｉＧｅＣ膜と異なる第２のＳｉＧｅ膜または第２のＳｉＧｅＣ膜とを具備する。
第１発明に係る半導体層の形成方法は、単結晶シリコン基体上に設けられている絶縁膜の開口を介して露出している単結晶シリコン基体上と絶縁膜上とに、互いに連なっており、露出している単結晶シリコン基体上及び絶縁膜上で夫々単結晶及び多結晶であり、絶縁膜と熱膨張係数が等しいかまたは近い値になる濃度のＧｅが含まれている第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜を形成する工程と、第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜上に、互いに連なっており、露出している単結晶シリコン基体の上方及び絶縁膜の上方で夫々単結晶及び多結晶であり、Ｇｅ濃度が第１のＳｉＧｅ膜は第１のＳｉＧｅＣ膜と異なる第２のＳｉＧｅ膜または第２のＳｉＧｅＣ膜を形成する工程とを有する。
第２発明に係る半導体装置は、基体上に設けられた絶縁膜と、この絶縁膜に形成された開口を通じて基体と接続された第１の層と、この第１の層上に形成された第２の層とを有し、第１の層が絶縁膜上及び基体に接するように形成されているとともに、絶縁膜と熱膨張係数が略同じであり、第２の層が第１の層と熱膨張係数が異なるようにして成る。
第２発明に係る半導体装置の製造方法は、基体上に絶縁膜を形成する工程と、絶縁膜上に開口を形成する工程と、開口に絶縁膜と熱膨張係数が略等しい第１の半導体膜を形成する工程と、第１の半導体膜上にこの第１の半導体膜と熱膨張係数が異なる第２の半導体膜を形成する工程とを有する。
第３発明に係る半導体装置は、単結晶シリコン基体上に設けられておりバイポーラトランジスタのベース形成領域を規定している絶縁膜の開口を介して露出している単結晶シリコン基体と絶縁膜とで互いに連なっており、露出している単結晶シリコン基体上及び絶縁膜上で夫々単結晶及び多結晶であり、絶縁膜と熱膨張係数が等しくなる濃度のＧｅが含まれている第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜と、第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜上で互いに連なっており、露出している単結晶シリコン基体の上方及び絶縁膜の上方で夫々単結晶及び多結晶である第２のＳｉＧｅ膜または第２のＳｉＧｅＣ膜とを具備して成る。
第３発明に係る半導体装置の製造方法は、単結晶シリコン基体上に設けられておりバイポーラトランジスタのベース形成領域を規定している絶縁膜の開口を介して露出している単結晶シリコン基体上と絶縁膜上とに、互いに連なっており、露出している単結晶シリコン基体上及び絶縁膜上で夫々単結晶及び多結晶であり、絶縁膜と熱膨張係数が等しいかまたは近い値になる濃度のＧｅが含まれている第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜を形成する工程と、第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜上に、互いに連なっており、露出している単結晶シリコン基体の上方及び絶縁膜の上方で夫々単結晶及び多結晶であり、Ｇｅ濃度が第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜と異なる第２のＳｉＧｅ膜または第２のＳｉＧｅＣ膜を形成する工程とを有する。
上記の第１の層あるいは第１の半導体膜は少なくともＧｅを有し、第２の層あるいは第２の半導体膜はＧｅ及びＣを有することができる。第１の層あるいは第１の半導体膜をＳｉＧｅで形成し、第２の層あるいは第２の半導体膜をＳｉＧｅＣで形成することができる。第１の層あるいは第１の半導体膜をＳｉＧｅＣで形成し、第２の層あるいは第２の半導体膜を前記ＳｉＧｅＣとＧｅ濃度が異なるＳｉＧｅＣで形成することができる。第１の層あるいは第１の半導体膜をＳｉＧｅで形成し、第２の層あるいは第２の半導体膜を前記ＳｉＧｅとＧｅ濃度が異なるＳｉＧｅで形成することができる。上記絶縁膜は酸化膜とすることができる。
上記の第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜中、第１の層中、あるいは第１の半導体膜中のＧｅ濃度を、４〜１０原子％の範囲で膜、あるいは層の厚さ方向に一定にすることが好ましい。
上記の製造方法において、シリコンの原料としてモノシラン（ＳｉＨ４）ガス、ゲルマニウムの原料としてゲルマン（ＧｅＨ４）ガス、カーボンの原料としてメチルシラン（ＳｉＣＨ６）ガスを夫々用いることができる。バイポーラトランジスタに適用したとき、上記の第１及び第２の半導体膜を有しベース不純物が導入された積層膜をパターニングしてベース層を形成し、このベース層内にエミッタ領域を形成して製造することができる。
第１発明の半導体層及びその形成方法では、絶縁膜と熱膨張係数が等しいかまたは近い値になる濃度のＧｅを含む第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜を用いるので、ミスフィット転位の原因になる応力を低減させることができる。この絶縁膜と第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜とで熱膨張係数が等しくなるだけでなく、第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜と、Ｇｅ濃度の異なる第２のＳｉＧｅ膜あるいは第２のＳｉＧｅＣ膜との間における熱膨張係数の急激な変化も緩和される。従って、単結晶の半導体層をヘテロ接合層にすることができ、多結晶の半導体層をヘテロ接合層に対する取出電極にすることができ、且つ熱膨張係数の差異に起因する応力が半導体層中で発生しにくい。このため、半導体層の形成後における半導体装置の製造工程中でのヘテロ接合層におけるミスフィット転位の発生が抑制され、結晶品質の良好なヘテロ接合層及びその取出電極を提供することができる。
第２発明の半導体装置及びその製造方法では、絶縁膜と熱膨張係数が略同じである第１の層を用いるので、ミスフィット転位の原因になる応力を低減させることができる。この絶縁膜と第１の層とで熱膨張係数が略同じであるだけでなく、第１の層と第２の層との間における熱膨張係数の急激な変化も緩和される。従って、単結晶の半導体層をヘテロ接合のベース層にすることができ、多結晶の半導体層をベース取出電極にすることができ、且つ熱膨張係数の差異に起因する応力が半導体層中で発生しにくい。このため、半導体層の形成後における半導体装置の製造工程中でのヘテロ接合のベース層におけるミスフィット転位の発生が抑制され、ヘテロ接合バイポーラトランジスタを含む半導体装置を高い歩留りで提供することができる。
第３発明の半導体装置及びその製造方法では、絶縁膜と熱膨張係数が等しいかまたは近い値になる濃度のＧｅを含む第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜を用いるので、ミスフィット転位の原因になる応力を低減させることができる。この絶縁膜と第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜とで熱膨張係数が等しくなるだけでなく、第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜とＧｅ濃度が異なる第２のＳｉＧｅ膜または第２のＳｉＧｅＣ膜との間における熱膨張係数の急激な変化も緩和される。従って、単結晶の半導体層をヘテロ接合のベース層にすることができ、多結晶の半導体層をベース取出電極にすることができ、且つ熱膨張係数の差異に起因する応力が半導体層中で発生しにくい。このため、半導体層の形成後における半導体装置の製造工程中でのヘテロ接合のベース層におけるミスフィット転位の発生が抑制され、ヘテロ接合バイポーラトランジスタを含む半導体装置を高い歩留りで提供することができる。
発明を実施するための最良の形態
以下、図面を参照しながら本発明の実施形態を説明する。
本実施形態のヘテロ接合バイポーラトランジスタの理解を容易にするために、参考例について説明する。
第１の参考例としては、ＳｉＧｅヘテロ接合バイポーラトランジスタの製造において、ベース形成領域を規定している酸化シリコン（ＳｉＯ２）膜の開口を介して露出している単結晶のＳｉ基体上とＳｉＯ２膜上とに、互いに連なるＳｉＧｅ膜を同時に形成して、Ｓｉ基体上の単結晶のＳｉＧｅ膜をベース層にすると共にＳｉＯ２膜上の多結晶のＳｉＧｅ膜をベース取出電極にする場合である。この場合は、ＳｉとＧｅとの前述した物性の相違に起因する応力に加えて、Ｓｉ及びＧｅとＳｉＯ２との熱膨張係数の差異に起因する応力も発生するので、ミスフィット転位が更に発生し易い。
図１〜図５は、第２の参考例に係るＮＰＮ型のＳｉＧｅＣヘテロ接合バイポーラトランジスタ及びその製造方法を示している。図１に示されている様に、このヘテロ接合バイポーラトランジスタを製造するためには、Ｐ型のＳｉ基板１１の表面に熱酸化でＳｉＯ２膜（図示せず）を形成し、コレクタ形成領域を規定する開口をＳｉＯ２膜に形成する。そして、ＳｉＯ２膜の開口を介して露出しているＳｉ基板１１上及びＳｉＯ２膜上に酸化アンチモン（Ｓｂ２Ｏ３）膜を形成し、ＳｉＯ２膜の開口を介してＳｂ２Ｏ３膜からＳｉ基板１１へＳｂを固相拡散させて、コレクタとしてのＮ＋領域１２を形成する。その後、Ｓｂ２Ｏ３膜及びＳｉＯ２膜を除去する。
次に、Ｓｉ基板１１上にＮ型のエピタキシャル層１３を形成して、Ｓｉ基板１１とエピタキシャル層１３とでＳｉ基体１４を構成する。そして、素子分離絶縁膜としてのＳｉＯ３膜１５をＬＯＣＯＳ法で形成し、素子分離領域としてのＰ＋領域１６をイオン注入法で形成する。また、Ｎ＋領域１２に接続するプラグとしてのＮ＋領域１７をエピタキシャル層１３中の所定部分に形成する。その後、テトラエトキシシラン（ＴＥＯＳ）を原料ガスとするＣＶＤ（化学気相成長）法でＳｉＯ２膜１８を体積させ、熱処理を加えてＳｉＯ２膜１８を緻密化させる。
次に、ＳｉＯ２膜１８上にレジスト（図示せず）を塗布し、ベース形成領域に対応する開口を有するパターンにリソグラフィでレジストを加工する。そして、このレジストをマスクにしたＲＩＥ（反応性イオンエッチング）とそれに続くウェットエッチングとで、ＳｉＯ２膜１８に開口２１を形成する。この時、ＲＩＥを行うのはその異方性によって開口２１等の寸法精度を高めるためであり、ＲＩＥに続いてウェットエッチングを行うのは開口２１を介して露出するＳｉ基体１４の表面の損傷を抑制するためである。その後、ＳｉＯ２膜１８上のレジストを除去する。
次に、Ｓｉ基体１４の表面に付着しているレジストの残渣等である有機物を除去するために、例えば、所定の温度に加熱した硫酸と過酸化水素水との混合液でＳｉ基体１４を洗浄する。また、Ｓｉ基体１４上のパーティクルを除去するために、例えば、所定の温度に加熱したアンモニア水と過酸化水素水との混合液でＳｉ基体１４を洗浄する。更に、Ｓｉ基体１４の表面の金属汚染物及び自然酸化膜を除去するために、希フッ酸でＳｉ基体１４を洗浄する。希フッ酸による洗浄では、水素パッシベーション処理も行われ、Ｓｉ基体１４の露出表面が水素で終端される。
次に、低温エピタキシャル成長を行わせるために、減圧ＣＶＤ装置にＳｉ基体１４を搬入する。この際、まず、真空排気機能を有するロードロック室にＳｉ基体１４を搬入し、所定時間に亙ってロードロック室内を排気する。その後、Ｓｉ基体１４を大気に曝すことなく、ロードロック室に接続されている反応炉にＳｉ基体１４を搬入する。そして、反応炉に水素ガスを導入しながら約９００℃までＳｉ基体１４を昇温させて、約５分間の水素ベークを行う。その後、水素ガスの導入を継続したままで、約６６０〜７１０℃まで反応炉内の温度を降下させて、下記の様なＣＶＤを行う。
即ち、図４（ａ）に示されている様に、まず、反応炉内の温度を例えば約７１０℃にし、反応炉内に２６．７Ｐａ（０．２Ｔｏｒｒ）の分圧のモノシラン（ＳｉＨ４）ガスを供給して、図２に示されている様に、約１５ｎｍの厚さのＳｉ膜２２をＳｉ基体１４上及びＳｉＯ２膜１８上に体積させる。この時の全圧は８０Ｔｏｒｒであり、ＳｉＨ４ガスの分圧である０．２Ｔｏｒｒとの差の７９．８Ｔｏｒｒが上述のベークのための水素ガスの分圧である。
続いて、反応炉内の温度を約６８０℃に降下させ、ＳｉＨ４ガス、ゲルマン（ＧｅＨ４）ガス及びメチルシラン（ＳｉＣＨ６）ガスを、所望のＧｅ濃度、Ｃ濃度及び膜厚となる様にそれらの流量を制御して反応炉内に供給して、ＳｉＧｅＣ膜２３をＳｉ膜２２上に堆積させる。この際、ＳｉＧｅＣ膜２３中でＢ（ボロン）が所望の濃度プロファイルになる様に、ジボラン（Ｂ２Ｈ６）ガスをその流量を制御して反応炉内に供給する。続いて、反応炉内の温度を約６８０℃にしたまま、ＳｉＨ４ガス及びＢ２Ｈ６ガスを反応炉内に供給して、Ｂが添加された所望の厚さのＳｉ膜２４をＳｉＧｅＣ膜２３上に堆積させる。
この様なＣＶＤの結果、図４（ｂ）に示されている様に、Ｓｉ膜２２とＳｉＧｅＣ膜２３とＳｉ膜２４とから成っており高さ方向におけるＧｅ濃度の分布形状がトライアングル型である積層膜２５が、Ｓｉ基体１４上及びＳｉＯ２膜１８上に堆積される。このＣＶＤの開始前には、ＳｉＯ２膜１８の開口２１を介してＳｉ基体１４が露出しているので、図３に示されている様に、積層膜２５のうちで露出しているＳｉ基体１４上の部分は単結晶膜２５ａであり，ＳｉＯ２膜１８上の部分は多結晶膜２５ｂである。
なお、開口２１から露出したＳｉ基体１４の表面の微小な凹凸を平滑化するために、積層膜２５のうちのＳｉ膜２２が用いられている。また、ＳｉＯ２膜１８上に多結晶膜２５ｂを形成する際の種膜としても、積層膜２５のうちのＳｉ膜２２が用いられている。以上の様にして積層膜２５を形成した後に、リソグラフィ及びＲＩＥでベース層及びベース取出電極のパターンに積層膜２５及びＳｉＯ２膜１８を連続的に加工する。
次に、図１に示すように、絶縁膜としてのＳｉＯ２膜２６をＣＶＤ法で堆積させ、熱処理を加えてＳｉＯ２膜２６を緻密化させる。そして、エミッタ形成領域に対応する開口２７をリソグラフィ及びＲＩＥでＳｉＯ２膜２６に形成する。その後、ＳｉＯ２膜２６上のレジストをマスクにしてリンをエピタキシャル層１３にイオン注入して、ベースの不純物のうちでコレクタ側における不純物を相殺するための領域２８を開口２７の下方に形成する。そして、ＳｉＯ２膜２６上のレジストを除去する。
次に、導電膜及び不純物拡散源にするための多結晶Ｓｉ膜３１をＣＶＤ法で堆積させ、この多結晶Ｓｉ膜３１に砒素をイオン注入する。そして、リソグラフィ及びＲＩＥで、多結晶Ｓｉ膜３１及びＳｉＯ２膜２６をエミッタ電極のパターンに連続的に加工すると共に積層膜２５を露出させる。その後、多結晶Ｓｉ膜３１上のレジストをマスクにして、ベース取出電極の部分の抵抗を低減させるためのＢを積層膜２５にイオン注入する。そして、多結晶Ｓｉ膜３１上のレジストを除去する。
次に、熱処理によって、ＳＩＣ領域２８、多結晶Ｓｉ膜３１及び積層膜２５にイオン注入した不純物を活性化させ、また、開口２７を介して多結晶Ｓｉ膜３１から積層膜２５のＳｉ膜２４に砒素を拡散させてエミッタとしてのＮ＋領域３２を形成する。そして、層間絶縁膜としてのＳｉＯ２膜３３をＣＶＤ法で堆積させ、多結晶Ｓｉ膜３１、積層膜２５及びＮ＋領域１７に達する接続孔３４をリソグラフィ及びＲＩＥでＳｉＯ２膜３３に形成する。
次に、ブランケットＣＶＤ法とエッチングとの組合せまたは選択ＣＶＤ法によって、タングステンから成るプラグ３５で接続孔３４を埋める。そして、例えばスパッタリング法で例えばＡｌ合金膜３６を堆積させ、エミッタ電極配線、ベース電極配線及びコレクタ電極配線のパターンにリソグラフィ及びＲＩＥでＡｌ合金膜３６を加工する。図５は、以上の様にして製造されたヘテロ接合バイポーラトランジスタの多結晶Ｓｉ膜３１からＮ＋領域１２までの深さ方向における各種の不純物及びＧｅの濃度分布、即ち図１のＡ−Ａ線上の濃度分布を示している。
図６は、第３の参考例を示す。このヘテロ接合バイポーラトランジスタは、前述の図１及び図２の第２の参考例でのＳｉＧｅＣ膜２３の代わりにＳｉＧｅ膜３７を用い、Ｓｉ膜２２、ＳｉＧｅ膜２７及びＳｉ膜２４からなる積層膜３８を形成して構成される。それ以外の構成は図１と同様である。図５では、第３の参考例のヘテロ接合バイポーラトランジスタにおける応力の発生状況を示している。ＳｉＧｅ膜３７はＳｉＧｅＣ膜２３の原料ガスからＳｉＣＨ６ガスの添加を省略することによって形成される。図６に示される様に、ＳｉＯ２膜１８の上方におけるＳｉ膜２２とＳｉＧｅ膜３７との境界近傍及びＳｉＯ２膜１８とＳｉ膜２２との界面近傍で応力が発生し、特に、ベース形成領域を規定している開口２１の端縁近傍に応力が集中する傾向がある。そして、これらの応力によってミスフィット転位が発生する。
ＳｉＧｅ膜３７では既述の様にＳｉとＧｅとの格子定数及び熱膨張係数が異なっているが、積層膜２５に用いられているＳｉＧｅＣ膜２３ではＣの添加によって格子の歪みが緩和されている。しかし、ＳｉＯ２膜１８上にＳｉ膜２２が設けられていることは積層膜２５も積層膜３８と同様であるので、程度の差はあるが積層膜２５を有する第２の参考例のヘテロ接合バイポーラトランジスタでも図６と同様な分布の応力が生じると考えられる。
次に、本発明の実施形態の説明に先立って、本発明の原理を最初に説明する。
上述の第２参考例のヘテロ接合バイポーラトランジスタにおける積層膜２５では、Ｓｉ膜２２上にＳｉＧｅＣ膜２３が積層されているので、図５に示されている様に、これらのＳｉ膜２２とＳｉＧｅＣ膜２３との界面でＧｅ濃度が０原子％から１５原子％へ急激に増加している。
このため、図７（ｂ）から明らかな様に、これらのＳｉ膜２２とＳｉＧｅＣ膜２３との界面で、例えば室温付近における熱膨張係数が約＋２．５×１０−６〔１／Ｋ〕（Ｇｅ濃度＝０原子％つまりＳｉ）から約−６．０×１０−６〔１／Ｋ〕（Ｇｅ濃度＝１４．４原子％）まで負方向へ急激に変化している。しかも、図７（ａ）に示されている様にＳｉＯ２の熱膨張係数がゼロに近いので、特に、開口２１を形成するためのＳｉＯ２膜１８上では、ＳｉＯ２膜１８とＳｉ膜２２との界面における熱膨張係数の正方向への急激な変化が上述の負方向への変化に加算されている。
そして、これらの熱膨張係数の差異に起因する応力が積層膜２５の形成後におけるヘテロ接合バイポーラトランジスタの製造工程中での積層膜２５におけるミスフィット転位の発生を誘発する要因であると考えられる。しかし、図７（ｂ）から明らかな様に、Ｇｅ濃度が４〜１０原子％の範囲、例えば７．７５原子％であるＳｉＧｅでは、熱膨張係数がゼロに近い。そこで、後述の実施形態では、上述の第２参考例のヘテロ接合バイポーラトランジスタの積層膜２５におけるＳｉ膜２２の代わりに、Ｇｅ濃度が４〜１０原子％の範囲、例えば７．７５原子％であるＳｉＧｅ膜が用いられている。
この様に、Ｇｅ濃度が７．７５原子％であるＳｉＧｅ膜をＳｉ膜２２の代わりに用いると、ＳｉＯ２膜１８とＳｉＧｅ膜との界面における熱膨張係数の変化がゼロに近い値になり、また、ＳｉＧｅ膜とＳｉＧｅＣ膜２３との界面における熱膨張係数の急激な変化も緩和される。この結果、ベース層及びベース取出電極としての積層膜において、熱膨張係数の差異に起因する応力が発生しにくく、ミスフィット転位の発生が抑制される。
次に、図８〜図１７の製造工程図を参照して、ＮＰＮ型のＳｉＧｅＣヘテロ接合バイポーラトランジスタ及びその製造方法に適用した本発明の一実施形態を説明する。
先ず、図８に示されている様に、Ｐ型のＳｉ基板１１の表面に絶縁膜、本実施形態では熱酸化でＳｉＯ２膜１９を形成し、コレクタ形成領域を規定する開口１９ＡをＳｉＯ２膜１９に形成する。そして、ＳｉＯ２膜１９の開口１９Ａを介して露出しているＳｉ基板１１上及びＳｉＯ２膜１９上にＮ型不純物含有膜、本実施形態では酸化アンチモン（Ｓｂ２Ｏ３）膜２０を形成し、ＳｉＯ２膜１９の開口１９Ａを介してＳｂ２Ｏ３膜２０からＳｉ基板１１へＳｂを固相拡散させて、コレクタとしてのＮ＋領域１２を形成する。その後、Ｓｂ２Ｏ３膜及びＳｉＯ２膜を除去する。
次に、図９に示されている様に、Ｓｉ基板１１上にＮ型のエピタキシャル層１３を形成して、Ｓｉ基板１１とエピタキシャル層１３とでＳｉ基体１４を構成する。そして、素子分離絶縁膜としてのＳｉＯ２膜１５をＬＯＣＯＳ法で形成し、素子分離領域としてのＰ＋領域１６をイオン注入法で形成する。また、Ｎ＋領域１２に接続するプラグとしてのＮ＋領域１７をエピタキシャル層１３中の所定部分に形成する。その後、テトラエトキシシラン（ＴＥＯＳ）を原料ガスとするＣＶＤ（化学気相成長）法でＳｉＯ２膜１８を堆積させ、熱処理を加えてＳｉＯ２膜１８を緻密化させる。
次に、図１０に示されている様に、ＳｉＯ２膜１８上にレジスト（図示せず）を塗布し、ベース形成領域に対応する開口を有するパターンにリソグラフィでレジストを加工する。そして、このレジストをマスクにしたＲＩＥ（反応性イオンエッチング）とそれに続くウェットエッチングとで、ＳｉＯ２膜１８に開口２１を形成する。この時、ＲＩＥを行うのはその異方性によって開口２１等の寸法精度を高めるためであり、ＲＩＥに続いてウェットエッチングを行うのは開口２１を介して露出するＳｉ基体１４の表面の損傷を抑制するためである。その後、ＳｉＯ２膜１８上のレジストを除去する。
次に、Ｓｉ基体１４の表面に付着しているレジストの残渣等である有機物を除去するために、例えば、所定の温度に加熱した硫酸と過酸化水素水との混合液でＳｉ基体１４を洗浄する。また、Ｓｉ基体１４上のパーティクルを除去するために、例えば、所定の温度に加熱したアンモニア水と過酸化水素水との混合液でＳｉ基体１４を洗浄する。更に、Ｓｉ基体１４の表面の金属汚染物及び自然酸化膜を除去するために、希フッ酸でＳｉ基体１４を洗浄する。希フッ酸による洗浄では、水素パッシベーション処理も行われ、Ｓｉ基体１４の露出表面が水素で終端される。
次に、低温エピタキシャル成長を行わせるために、減圧ＣＶＤ装置にＳｉ基体１４を搬入する。この際、まず、真空排気機能を有するロードロック室にＳｉ基体１４を搬入し、所定時間に亙ってロードロック室内を排気する。その後、Ｓｉ基体１４を大気に曝すことなく、ロードロック室に接続されている反応炉にＳｉ基体１４を搬入する。そして、反応炉に水素ガスを導入しながら約９００℃までＳｉ基体１４を昇温させて、約５分間の水素ベークを行う。その後、水素ガスの導入を継続したままで、約６８０まで反応炉内の温度を降下させて、下記の様なＣＶＤを行う。
即ち、図１８（ａ）に示されている様に、まず、反応炉内の温度を例えば約７１０℃にし、反応炉内の圧力が約１０６６６Ｐａ（８０Ｔｏｒｒ）で且つ水素ガスの流量が２０ＳＬＭの一定状態のまま、２０ｓｃｃｍのＳｉＨ４ガスと膜中のＧｅ濃度が４〜１０原子％の範囲、例えば７．７５原子％になる量のＧｅＨ４とを反応炉内に供給して、図１１及び図１９に示されている様に、５〜３０ｎｍ、例えば約１５ｎｍの厚さのＳｉＧｅ膜４１をＳｉ基体１４上及びＳｉＯ２膜１８上に堆積させる。この時の反応炉内の温度は、次にＳｉＧｅＣ膜２３を堆積させる時と同じ温度（本実施形態では６８０℃）でもよい。
続いて、反応炉内の温度を約６８０℃に降下させ、ＳｉＨ４ガス、ゲルマン（ＧｅＨ４）ガス及びメチルシラン（ＳｉＣＨ６）ガスを、所望のＧｅ濃度、Ｃ濃度及び膜厚となる様にそれらの流量を制御して反応炉内に供給して、ＳｉＧｅＣ膜２３をＳｉＧｅ膜４１上に体積させる。この際、ＳｉＧｅＣ膜２３中でＢ（ボロン）が所望の濃度プロファイルになる様に、ジボラン（Ｂ２Ｈ６）ガスをその流量を制御して反応炉内に供給する。続いて、反応炉内の温度を約６８０℃にしたまま、ＳｉＨ４ガス及びＢ２Ｈ６ガスを反応炉内に供給して、Ｂが添加された所望の厚さのＳｉ膜２４をＳｉＧｅＣ膜２３上に堆積させる。図１２及び図１９に示されている様に、このＳｉＧｅ膜４１上にＳｉＧｅＣ膜２３とＳｉ膜２４を順次に積層させることによって、これら膜から成る積層膜４２を形成する。
図１８（ｂ）は、この積層膜４２の高さ方向におけるＧｅ濃度の分布形状を示している。図２０に示されている様に、この積層膜４２でも、ＳｉＯ２膜１８の開口２１を介して露出しているＳｉ基体１４上の部分は単結晶膜４２ａとなり、ＳｉＯ２膜１８上の部分は多結晶膜４２ｂとなる。
なお、開口２１から露出したＳｉ基体１４の表面の微小な凹凸を平滑化するために、積層膜４２のうちのＳｉＧｅ膜４１が用いられている。また、ＳｉＯ２膜１８上に多結晶膜４２ｂを形成する際の種膜としても、積層膜４２のうちのＳｉＧｅ膜４１が用いられている。以上の様にして積層膜４２を形成した後に、図１３に示されている様に、リソグラフィ及びＲＩＥでベース層及びベース取出電極のパターンに積層膜４２及びＳｉＯ２膜１８を連続的に加工する。
次に、図１４に示されている様に、絶縁膜としてのＳｉＯ２膜２６をＣＶＤ法で堆積させ、熱処理を加えてＳｉＯ２膜２６を緻密化させる。そして、エミッタ形成領域に対応する開口２７をリソグラフィ及びＲＩＥでＳｉＯ２膜２６に形成する。その後、ＳｉＯ２膜２６上のレジストをマスクにしてリンをエピタキシャル層１３にイオン注入して、ベースの不純物のうちでコレクタ側における不純物を相殺するための領域２８を開口２７の下方に形成する。そして、ＳｉＯ２膜２６上のレジストを除去する。
次に、図１５に示されている様に、導電膜及び不純物拡散源にするための多結晶Ｓｉ膜３１をＣＶＤ法で堆積させ、この多結晶Ｓｉ膜３１に砒素をイオン注入する。そして、リソグラフィ及びＲＩＥで、多結晶Ｓｉ膜３１及びＳｉＯ２膜２６をエミッタ電極のパターンに連続的に加工すると共に積層膜４２を露出させる。その後、多結晶Ｓｉ膜３１上のレジストをマスクにして、ベース取出電極の部分の抵抗を低減させるためのＢを積層膜４２にイオン注入する。そして、多結晶Ｓｉ膜３１上のレジストを除去する。
次に、図１６に示されている様に、熱処理によって、ＳＩＣ領域２８、多結晶Ｓｉ膜３１及び積層膜４２にイオン注入した不純物を活性化させ、また、開口２７を介して多結晶Ｓｉ膜３１から積層膜４２のＳｉ膜２４に砒素を拡散させてエミッタとしてのＮ＋領域３２を形成する。そして、層間絶縁膜としてのＳｉＯ２膜３３をＣＶＤ法で堆積させ、多結晶Ｓｉ膜３１、積層膜４２及びＮ＋領域１７に達する接続孔３４をリソグラフィ及びＲＩＥでＳｉＯ２膜３３に形成する。
次に、図１７に示されている様に、ブランケットＣＶＤ法とエッチングとの組合せまたは選択ＣＶＤ法によって、例えばタングステンから成るプラグ３５で接続孔３４を埋める。そして、例えばスパッタリング法で例えばＡｌ合金膜３６を堆積させ、エミッタ電極配線、ベース電極配線及びコレクタ電極配線のパターンにリソグラフィ及びＲＩＥでＡｌ合金膜３６を加工する。この様にして図１７に示す目的のＮＰＮ型のヘテロ接合バイポーラトランジスタを製造する。図２１は、このヘテロ接合バイポーラトランジスタの多結晶Ｓｉ膜３１からＮ＋領域１２までの深さ方向における各種の不純物及びＧｅの濃度分布、即ち図１７のＢ−Ｂ線上の濃度分布を示している。この図２１中におけるＧｅの濃度分布曲線のピークの右側に示されている部分５０がＳｉＧｅ膜４１に対応している。
図２２は、本発明のヘテロ接合バイポーラトランジスタの他の実施形態を示す要部の断面図である。このヘテロ接合バイポーラトランジスタは、前述の図１７及び図１９に示す実施形態でのＳｉＧｅＣ膜２３の代わりにＳｉＧｅ膜４４を用い、ＳｉＧｅ膜４１、ＳｉＧｅ膜４４及びＳｉ膜２４からなる積層膜４３を形成して構成される。それ以外の構成は図１７及び図１９と同じである。
図２３は、図６の第３参考例に係るヘテロ接合バイポーラトランジスタと、図２２の本実施形態に係るヘテロ接合バイポーラトランジスタとにおける応力を示している。積層膜４３中におけるＳｉＧｅ膜４４は、ＳｉＧｅＣ膜２３の原料ガスからＳｉＣＨ６ガスの添加を省略することによって形成される。
図２３（ｂ）中の点Ａから点Ｈまでが応力を求めた経路を示しており、図２３（ａ）がこの経路に沿って求めた応力を示している。図２３（ａ）に示されている様に、ＳｉＯ２膜１８における開口２１の端縁近傍である点Ｆと点Ｇとの境界近傍において、応力が正のピークを有している。しかし、第３参考例における応力が約０．６５×１０−４〔Ｎ／μｍ２〕であるのに対して、本実施形態における応力が約０．５８×１０−４〔Ｎ／μｍ２〕であり、約１１％の応力が低減されている。
また、積層膜３８、４３のうちでＳｉＯ２膜１８上の多結晶膜の部分における点Ｂ、Ｃにおいても、第３参考例よりも本実施形態において応力が低減されている。一方、点Ｄから点Ｆまでのデータから、Ｓｉ基体１４と積層膜３８、４３との界面における応力は、本実施形態でも第３参考例と同様にゼロに近いことが分かる。なお、上述の様に、図２３は、積層膜４３の応力を示している。しかし、積層膜４２、４３で発生する応力はＳｉＯ２膜１８と接している多結晶のＳｉＧｅ膜４１の影響が大きいので、積層膜４２でも積層膜４３と同様な結果になると考えられる。
従って、積層膜４２、４３をヘテロ接合のベース層及びベース取出電極とする上述のヘテロ接合バイポーラトランジスタでは、ヘテロ接合のベース層におけるミスフィット転位の発生が抑制されて、歩留りが高い。なお、上述した図１７及び図１９の実施形態では積層膜中にＳｉＧｅ膜４１が用いられているが、その他、図２４に示されている様に、ＳｉＧｅ膜４１の代わりにＳｉＧｅＣ膜４５を用い、ＳｉＧｅＣ膜４５、ＳｉＧｅＣ膜２３及びＳｉ膜２４からなる積層膜４６を形成して構成することもできる。それ以外の構成は図１７及び図１９と同じである。この図２４の実施形態においても、上述の実施形態と同様の効果が得られる。
また、上述の実施形態はＮＰＮ型のヘテロ接合バイポーラトランジスタ及びその製造方法に本発明を適用したものであるが、ＰＮＰ型のヘテロ接合バイポーラトランジスタ及びその製造方法にも本発明を適用することができ、その場合は、ＳｉＧｅＣ２３及びＳｉ膜２４、ＳｉＧｅＣ膜４４及びＳｉ膜２４にＮ型の不純物が導入される。また、ヘテロ接合バイポーラトランジスタとその他の半導体素子とを含む半導体装置及びその製造方法にも本発明を適用することができる。
また、上述の実施形態では積層膜４２、４３、４６がヘテロ接合バイポーラトランジスタのベース層及びその取出電極として用いられているが、積層膜４２、４３、４６はこれら以外の用途に用いられてもよく、用途によっては積層膜４２、４３、４６中にＳｉ膜２４が含まれていなくてもよい。更に、上述の実施形態では積層膜４２、４３、４６がＣＶＤ法によって形成されているが、ＣＶＤ法以外の気相成長法や気相成長法以外の形成方法、例えば液相成長法によって形成されてもよい。
【図面の簡単な説明】
図１は第２の参考例に係る半導体装置の断面図である。
図２は第２の参考例に係る半導体装置の製造過程における部分断面図である。
図３は第２の参考例に係る半導体装置の製造過程における部分断面図である。
図４（ａ）は第２の参考例に係る半導体層の形成方法を示すタイムチャートでる。
図４（ｂ）は第２の参考例に係る半導体層の高さ方向におけるＧｅの濃度分布のグラフである。
図５は第２の参考例に係る半導体装置の深さ方向における各種の不純物及びＧｅの濃度分布を示すグラフである。
図６は第３の参考例に係る半導体装置における応力の発生状況を示す部分断面図である。
図７（ａ）は本発明の原理を説明するための各種物質の温度と熱膨張係数との関係を示すグラフである。
図７（ｂ）は本発明の原理を説明するためのＳｉＧｅのＧｅ濃度を変えたときの温度と熱膨張係数との関係を示すグラフである。
図８は本発明の半導体装置の一実施形態の製造方法を示す製造工程図（その１）である。
図９は本発明の半導体装置の一実施形態の製造方法を示す製造工程図（その２）である。
図１０は本発明の半導体装置の一実施形態の製造方法を示す製造工程図（その３）である。
図１１は本発明の半導体装置の一実施形態の製造方法を示す製造工程図（その４）である。
図１２は本発明の半導体装置の一実施形態の製造方法を示す製造工程図（その５）である。
図１３は本発明の半導体装置の一実施形態の製造方法を示す製造工程図（その６）である。
図１４は本発明の半導体装置の一実施形態の製造方法を示す製造工程図（その７）である。
図１５は本発明の半導体装置の一実施形態の製造方法を示す製造工程図（その８）である。
図１６は本発明の半導体装置の一実施形態の製造方法を示す製造工程図（その９）である。
図１７は本発明の半導体装置の一実施形態の製造方法を示す製造工程図（その１０）である。
図１８（ａ）は本発明の実施形態に係る半導体層の形成方法を示すタイムチャートである。
図１８（ｂ）は本発明の実施形態に係る半導体層の高さ方向におけるＧｅの濃度分布のグラフである。
図１９は本発明の半導体装置の一実施形態の製造過程における部分断面図である。
図２０は本発明の半導体装置の一実施形態の製造過程における部分断面図である。
図２１は本発明の実施形態に係る半導体装置の深さ方向における各種の不純物及びＧｅの濃度分布を示すグラフである。
図２２は本発明の半導体装置の他の実施形態を示す要部の断面図である。
図２３（ａ）は本発明の実施形態及び参考例に係る半導体装置中の経路に沿う位置における応力のグラフである。
図２３（ｂ）は図２３（ａ）中の経路を示す半導体装置の部分断面図である。
図２４は本発明の半導体装置の他の実施形態を示す要部の断面図である。
引用符号の説明
１１・・・Ｓｉ基板
１２・・・Ｎ＋領域（コレクタ）
１３・・・エピタキシャル層
１４・・・Ｓｉ基体
１５・・・素子分離絶縁膜（ＳｉＯ２膜）
１６・・・素子分離領域
１７・・・Ｎ＋領域（プラグ）
１８、１９・・・ＳｉＯ２膜
２０・・・酸化アンチモン膜
２１・・・開口
２２、２４・・・Ｓｉ膜
２３、４５・・・ＳｉＧｅＣ膜
２７・・・開口
２８・・・ＳｌＣ領域
２５、３８、４２、４３、４６・・・積層膜
３１・・・多結晶Ｓｉ膜
３２・・・Ｎ＋領域（エミッタ）
３３・・・層間絶縁膜
３４・・・接続孔
３５・・・プラグ
３６・・・Ａｌ合金膜
４１・・・ＳｉＧｅ膜
２５ａ、４２ａ・・・単結晶
２５ｂ、４２ｂ・・・多結晶
本発明は、シリコンゲルマニウム（ＳｉＧｅ）膜、もしくはシリコンゲルマカーボン（ＳｉＧｅＣ）膜を含む半導体層及びその形成方法、並びに半導体装置及びその製造方法に関するものである。
背景技術
近年では、情報、サービス、エンターテイメント及び通信等が融合されたマルチメディア時代の到来に伴って、大容量のデータを高速で伝送する必要性が高まっており、バイポーラトランジスタにも更なる高速化が要求されている。バイポーラトランジスタを高速化するためには、ベース幅を薄くすると共にそのキャリア濃度を高くする必要がある。しかし、不純物のイオン注入によってベース層を形成すると、イオン注入時の不純物のチャネリングのために、４０ｎｍ以下のベース幅を実現することが困難である。このため、シリコン（Ｓｉ）基体上にベース層をエピタキシャル成長させる方法が考えられている。
ところが、エピタキシャル成長によってホモ接合のベース層を形成しても、ベースのキャリア濃度を高くすると、ベースからエミッタへ注入される正孔が増加して、電流利得が低下する。そこで、Ｓｉよりもバンドギャップの狭いシリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ，以下ＳｉＧｅと記す）を含むベース層を単結晶のＳｉ基板上にエピタキシャル成長させ、正孔に対する電位障壁が電子に対する電位障壁よりも高いことを利用して、エミッタへの正孔の注入を大幅に減少させることができるヘテロ接合バイポーラトランジスタが考えられている。
ヘテロ接合バイポーラトランジスタでは、ベースのキャリア濃度を高くしてベース抵抗を低減させることができ、また、十分に大きな電流増幅幅（ｈＦＥ）を得ることができる。この結果、十分な耐圧を確保しながら高い周波数特性を実現することができる。
しかし、ＳｉとＧｅとでは格子定数及び熱膨張係数が互いに異なるので、ＳｉＧｅを含むベース層中で応力が発生する。このため、ベース層の形成後におけるヘテロ接合バイポーラトランジスタの製造工程中に、ミスフィット転位と称される結晶欠陥がベース層中で発生して、ヘテロ接合バイポーラトランジスタの歩留りが低下する。ミスフィット転位はＳｉＧｅ中におけるＧｅの濃度に強く依存するので、Ｇｅの濃度を低下させればミスフィット転位の発生を抑制することができる。しかし、それでは、ベース層のバンドギャップを狭める効果も少なくなって、所望の性能を有するヘテロ接合バイポーラトランジスタを得られなくなる。
そこで、この様なミスフィット転位の発生に対する別の対策として、ＳｉＧｅに微量のカーボン（Ｃ）を添加したシリコンゲルマニウムカーボン（Ｓｉ１−ｘ−ｙＧｅｘＣｙ、以下ＳｉＧｅＣと記す）を使用することが効果的であることが報告されている（ＣＶＤＳｉ１−ｘ−ｙＧｅｘＣｙエピタキシャル成長とドーピング制御，ｐｐ３２−３７，応用物理学会分科会シリコンテクノロジーＮｏ．１８，２３ｒｄＪｕｎｅ，２０００）。これは、ＳｉＧｅにＣを添加することによって、ＳｉとＧｅとの格子定数の差異に起因する歪みを緩和することができるためである。
また、ＳｉＧｅＣではＳｉＧｅと比較してボロン（Ｂ）等の不純物の拡散制御効果が著しく高いので、ヘテロ接合バイポーラトランジスタにおいてＳｉＧｅよりも高濃度で且つ急峻なＢのドーピングプロファイルを得られることがＳｉＧｅＣの別の利点である。このことは、ベース抵抗（Ｒｂ）の低減やベース走行時間（τＢ）の短縮に効果的であり、ヘテロ接合バイポーラトランジスタの高周波特性の向上に有利である。
しかし、ベース形成領域を基板上に形成した酸化シリコン膜で規定した場合、この酸化シリコン（ＳｉＯ２）膜の開口を介して露出している単結晶Ｓｉ基体上とＳｉＯ２膜上とに連なるベース層となるＳｉＧｅＣ膜を形成すると、ＳｉＧｅＣ膜とＳｉＯ２膜との熱膨張係数の差異に起因する応力が発生し、ミスフィット転位が発生し易い。
このため、ヘテロ接合バイポーラトランジスタを含む半導体装置を高い歩留りで提供することが困難であった。
発明の開示
本発明の目的は、結晶品質の良好なヘテロ接合層及びその取出電極を提供すること、並びに、ヘテロ接合バイポーラトランジスタを含む半導体装置を高い歩留りで提供することである。
第１発明に係る半導体層は、単結晶シリコン基体上に設けられている絶縁膜の開口を介して露出している単結晶シリコン基体上と絶縁膜上とで互いに連なっており、露出している単結晶シリコン基体上及び絶縁膜上で夫々単結晶及び多結晶であり、酸化シリコン膜と熱膨張係数が等しいかまたは近い値になる濃度のＧｅが含まれている第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜と、第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜上で互いに連なっており、露出している単結晶シリコン基体の上方及び絶縁膜の上方で夫々単結晶及び多結晶であり、Ｇｅ濃度が前記第１のＳｉＧｅ膜または前記第１のＳｉＧｅＣ膜と異なる第２のＳｉＧｅ膜または第２のＳｉＧｅＣ膜とを具備する。
第１発明に係る半導体層の形成方法は、単結晶シリコン基体上に設けられている絶縁膜の開口を介して露出している単結晶シリコン基体上と絶縁膜上とに、互いに連なっており、露出している単結晶シリコン基体上及び絶縁膜上で夫々単結晶及び多結晶であり、絶縁膜と熱膨張係数が等しいかまたは近い値になる濃度のＧｅが含まれている第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜を形成する工程と、第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜上に、互いに連なっており、露出している単結晶シリコン基体の上方及び絶縁膜の上方で夫々単結晶及び多結晶であり、Ｇｅ濃度が第１のＳｉＧｅ膜は第１のＳｉＧｅＣ膜と異なる第２のＳｉＧｅ膜または第２のＳｉＧｅＣ膜を形成する工程とを有する。
第２発明に係る半導体装置は、基体上に設けられた絶縁膜と、この絶縁膜に形成された開口を通じて基体と接続された第１の層と、この第１の層上に形成された第２の層とを有し、第１の層が絶縁膜上及び基体に接するように形成されているとともに、絶縁膜と熱膨張係数が略同じであり、第２の層が第１の層と熱膨張係数が異なるようにして成る。
第２発明に係る半導体装置の製造方法は、基体上に絶縁膜を形成する工程と、絶縁膜上に開口を形成する工程と、開口に絶縁膜と熱膨張係数が略等しい第１の半導体膜を形成する工程と、第１の半導体膜上にこの第１の半導体膜と熱膨張係数が異なる第２の半導体膜を形成する工程とを有する。
第３発明に係る半導体装置は、単結晶シリコン基体上に設けられておりバイポーラトランジスタのベース形成領域を規定している絶縁膜の開口を介して露出している単結晶シリコン基体と絶縁膜とで互いに連なっており、露出している単結晶シリコン基体上及び絶縁膜上で夫々単結晶及び多結晶であり、絶縁膜と熱膨張係数が等しくなる濃度のＧｅが含まれている第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜と、第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜上で互いに連なっており、露出している単結晶シリコン基体の上方及び絶縁膜の上方で夫々単結晶及び多結晶である第２のＳｉＧｅ膜または第２のＳｉＧｅＣ膜とを具備して成る。
第３発明に係る半導体装置の製造方法は、単結晶シリコン基体上に設けられておりバイポーラトランジスタのベース形成領域を規定している絶縁膜の開口を介して露出している単結晶シリコン基体上と絶縁膜上とに、互いに連なっており、露出している単結晶シリコン基体上及び絶縁膜上で夫々単結晶及び多結晶であり、絶縁膜と熱膨張係数が等しいかまたは近い値になる濃度のＧｅが含まれている第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜を形成する工程と、第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜上に、互いに連なっており、露出している単結晶シリコン基体の上方及び絶縁膜の上方で夫々単結晶及び多結晶であり、Ｇｅ濃度が第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜と異なる第２のＳｉＧｅ膜または第２のＳｉＧｅＣ膜を形成する工程とを有する。
上記の第１の層あるいは第１の半導体膜は少なくともＧｅを有し、第２の層あるいは第２の半導体膜はＧｅ及びＣを有することができる。第１の層あるいは第１の半導体膜をＳｉＧｅで形成し、第２の層あるいは第２の半導体膜をＳｉＧｅＣで形成することができる。第１の層あるいは第１の半導体膜をＳｉＧｅＣで形成し、第２の層あるいは第２の半導体膜を前記ＳｉＧｅＣとＧｅ濃度が異なるＳｉＧｅＣで形成することができる。第１の層あるいは第１の半導体膜をＳｉＧｅで形成し、第２の層あるいは第２の半導体膜を前記ＳｉＧｅとＧｅ濃度が異なるＳｉＧｅで形成することができる。上記絶縁膜は酸化膜とすることができる。
上記の第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜中、第１の層中、あるいは第１の半導体膜中のＧｅ濃度を、４〜１０原子％の範囲で膜、あるいは層の厚さ方向に一定にすることが好ましい。
上記の製造方法において、シリコンの原料としてモノシラン（ＳｉＨ４）ガス、ゲルマニウムの原料としてゲルマン（ＧｅＨ４）ガス、カーボンの原料としてメチルシラン（ＳｉＣＨ６）ガスを夫々用いることができる。バイポーラトランジスタに適用したとき、上記の第１及び第２の半導体膜を有しベース不純物が導入された積層膜をパターニングしてベース層を形成し、このベース層内にエミッタ領域を形成して製造することができる。
第１発明の半導体層及びその形成方法では、絶縁膜と熱膨張係数が等しいかまたは近い値になる濃度のＧｅを含む第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜を用いるので、ミスフィット転位の原因になる応力を低減させることができる。この絶縁膜と第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜とで熱膨張係数が等しくなるだけでなく、第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜と、Ｇｅ濃度の異なる第２のＳｉＧｅ膜あるいは第２のＳｉＧｅＣ膜との間における熱膨張係数の急激な変化も緩和される。従って、単結晶の半導体層をヘテロ接合層にすることができ、多結晶の半導体層をヘテロ接合層に対する取出電極にすることができ、且つ熱膨張係数の差異に起因する応力が半導体層中で発生しにくい。このため、半導体層の形成後における半導体装置の製造工程中でのヘテロ接合層におけるミスフィット転位の発生が抑制され、結晶品質の良好なヘテロ接合層及びその取出電極を提供することができる。
第２発明の半導体装置及びその製造方法では、絶縁膜と熱膨張係数が略同じである第１の層を用いるので、ミスフィット転位の原因になる応力を低減させることができる。この絶縁膜と第１の層とで熱膨張係数が略同じであるだけでなく、第１の層と第２の層との間における熱膨張係数の急激な変化も緩和される。従って、単結晶の半導体層をヘテロ接合のベース層にすることができ、多結晶の半導体層をベース取出電極にすることができ、且つ熱膨張係数の差異に起因する応力が半導体層中で発生しにくい。このため、半導体層の形成後における半導体装置の製造工程中でのヘテロ接合のベース層におけるミスフィット転位の発生が抑制され、ヘテロ接合バイポーラトランジスタを含む半導体装置を高い歩留りで提供することができる。
第３発明の半導体装置及びその製造方法では、絶縁膜と熱膨張係数が等しいかまたは近い値になる濃度のＧｅを含む第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜を用いるので、ミスフィット転位の原因になる応力を低減させることができる。この絶縁膜と第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜とで熱膨張係数が等しくなるだけでなく、第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜とＧｅ濃度が異なる第２のＳｉＧｅ膜または第２のＳｉＧｅＣ膜との間における熱膨張係数の急激な変化も緩和される。従って、単結晶の半導体層をヘテロ接合のベース層にすることができ、多結晶の半導体層をベース取出電極にすることができ、且つ熱膨張係数の差異に起因する応力が半導体層中で発生しにくい。このため、半導体層の形成後における半導体装置の製造工程中でのヘテロ接合のベース層におけるミスフィット転位の発生が抑制され、ヘテロ接合バイポーラトランジスタを含む半導体装置を高い歩留りで提供することができる。
発明を実施するための最良の形態
以下、図面を参照しながら本発明の実施形態を説明する。
本実施形態のヘテロ接合バイポーラトランジスタの理解を容易にするために、参考例について説明する。
第１の参考例としては、ＳｉＧｅヘテロ接合バイポーラトランジスタの製造において、ベース形成領域を規定している酸化シリコン（ＳｉＯ２）膜の開口を介して露出している単結晶のＳｉ基体上とＳｉＯ２膜上とに、互いに連なるＳｉＧｅ膜を同時に形成して、Ｓｉ基体上の単結晶のＳｉＧｅ膜をベース層にすると共にＳｉＯ２膜上の多結晶のＳｉＧｅ膜をベース取出電極にする場合である。この場合は、ＳｉとＧｅとの前述した物性の相違に起因する応力に加えて、Ｓｉ及びＧｅとＳｉＯ２との熱膨張係数の差異に起因する応力も発生するので、ミスフィット転位が更に発生し易い。
図１〜図５は、第２の参考例に係るＮＰＮ型のＳｉＧｅＣヘテロ接合バイポーラトランジスタ及びその製造方法を示している。図１に示されている様に、このヘテロ接合バイポーラトランジスタを製造するためには、Ｐ型のＳｉ基板１１の表面に熱酸化でＳｉＯ２膜（図示せず）を形成し、コレクタ形成領域を規定する開口をＳｉＯ２膜に形成する。そして、ＳｉＯ２膜の開口を介して露出しているＳｉ基板１１上及びＳｉＯ２膜上に酸化アンチモン（Ｓｂ２Ｏ３）膜を形成し、ＳｉＯ２膜の開口を介してＳｂ２Ｏ３膜からＳｉ基板１１へＳｂを固相拡散させて、コレクタとしてのＮ＋領域１２を形成する。その後、Ｓｂ２Ｏ３膜及びＳｉＯ２膜を除去する。
次に、Ｓｉ基板１１上にＮ型のエピタキシャル層１３を形成して、Ｓｉ基板１１とエピタキシャル層１３とでＳｉ基体１４を構成する。そして、素子分離絶縁膜としてのＳｉＯ３膜１５をＬＯＣＯＳ法で形成し、素子分離領域としてのＰ＋領域１６をイオン注入法で形成する。また、Ｎ＋領域１２に接続するプラグとしてのＮ＋領域１７をエピタキシャル層１３中の所定部分に形成する。その後、テトラエトキシシラン（ＴＥＯＳ）を原料ガスとするＣＶＤ（化学気相成長）法でＳｉＯ２膜１８を体積させ、熱処理を加えてＳｉＯ２膜１８を緻密化させる。
次に、ＳｉＯ２膜１８上にレジスト（図示せず）を塗布し、ベース形成領域に対応する開口を有するパターンにリソグラフィでレジストを加工する。そして、このレジストをマスクにしたＲＩＥ（反応性イオンエッチング）とそれに続くウェットエッチングとで、ＳｉＯ２膜１８に開口２１を形成する。この時、ＲＩＥを行うのはその異方性によって開口２１等の寸法精度を高めるためであり、ＲＩＥに続いてウェットエッチングを行うのは開口２１を介して露出するＳｉ基体１４の表面の損傷を抑制するためである。その後、ＳｉＯ２膜１８上のレジストを除去する。
次に、Ｓｉ基体１４の表面に付着しているレジストの残渣等である有機物を除去するために、例えば、所定の温度に加熱した硫酸と過酸化水素水との混合液でＳｉ基体１４を洗浄する。また、Ｓｉ基体１４上のパーティクルを除去するために、例えば、所定の温度に加熱したアンモニア水と過酸化水素水との混合液でＳｉ基体１４を洗浄する。更に、Ｓｉ基体１４の表面の金属汚染物及び自然酸化膜を除去するために、希フッ酸でＳｉ基体１４を洗浄する。希フッ酸による洗浄では、水素パッシベーション処理も行われ、Ｓｉ基体１４の露出表面が水素で終端される。
次に、低温エピタキシャル成長を行わせるために、減圧ＣＶＤ装置にＳｉ基体１４を搬入する。この際、まず、真空排気機能を有するロードロック室にＳｉ基体１４を搬入し、所定時間に亙ってロードロック室内を排気する。その後、Ｓｉ基体１４を大気に曝すことなく、ロードロック室に接続されている反応炉にＳｉ基体１４を搬入する。そして、反応炉に水素ガスを導入しながら約９００℃までＳｉ基体１４を昇温させて、約５分間の水素ベークを行う。その後、水素ガスの導入を継続したままで、約６６０〜７１０℃まで反応炉内の温度を降下させて、下記の様なＣＶＤを行う。
即ち、図４（ａ）に示されている様に、まず、反応炉内の温度を例えば約７１０℃にし、反応炉内に２６．７Ｐａ（０．２Ｔｏｒｒ）の分圧のモノシラン（ＳｉＨ４）ガスを供給して、図２に示されている様に、約１５ｎｍの厚さのＳｉ膜２２をＳｉ基体１４上及びＳｉＯ２膜１８上に体積させる。この時の全圧は８０Ｔｏｒｒであり、ＳｉＨ４ガスの分圧である０．２Ｔｏｒｒとの差の７９．８Ｔｏｒｒが上述のベークのための水素ガスの分圧である。
続いて、反応炉内の温度を約６８０℃に降下させ、ＳｉＨ４ガス、ゲルマン（ＧｅＨ４）ガス及びメチルシラン（ＳｉＣＨ６）ガスを、所望のＧｅ濃度、Ｃ濃度及び膜厚となる様にそれらの流量を制御して反応炉内に供給して、ＳｉＧｅＣ膜２３をＳｉ膜２２上に堆積させる。この際、ＳｉＧｅＣ膜２３中でＢ（ボロン）が所望の濃度プロファイルになる様に、ジボラン（Ｂ２Ｈ６）ガスをその流量を制御して反応炉内に供給する。続いて、反応炉内の温度を約６８０℃にしたまま、ＳｉＨ４ガス及びＢ２Ｈ６ガスを反応炉内に供給して、Ｂが添加された所望の厚さのＳｉ膜２４をＳｉＧｅＣ膜２３上に堆積させる。
この様なＣＶＤの結果、図４（ｂ）に示されている様に、Ｓｉ膜２２とＳｉＧｅＣ膜２３とＳｉ膜２４とから成っており高さ方向におけるＧｅ濃度の分布形状がトライアングル型である積層膜２５が、Ｓｉ基体１４上及びＳｉＯ２膜１８上に堆積される。このＣＶＤの開始前には、ＳｉＯ２膜１８の開口２１を介してＳｉ基体１４が露出しているので、図３に示されている様に、積層膜２５のうちで露出しているＳｉ基体１４上の部分は単結晶膜２５ａであり，ＳｉＯ２膜１８上の部分は多結晶膜２５ｂである。
なお、開口２１から露出したＳｉ基体１４の表面の微小な凹凸を平滑化するために、積層膜２５のうちのＳｉ膜２２が用いられている。また、ＳｉＯ２膜１８上に多結晶膜２５ｂを形成する際の種膜としても、積層膜２５のうちのＳｉ膜２２が用いられている。以上の様にして積層膜２５を形成した後に、リソグラフィ及びＲＩＥでベース層及びベース取出電極のパターンに積層膜２５及びＳｉＯ２膜１８を連続的に加工する。
次に、図１に示すように、絶縁膜としてのＳｉＯ２膜２６をＣＶＤ法で堆積させ、熱処理を加えてＳｉＯ２膜２６を緻密化させる。そして、エミッタ形成領域に対応する開口２７をリソグラフィ及びＲＩＥでＳｉＯ２膜２６に形成する。その後、ＳｉＯ２膜２６上のレジストをマスクにしてリンをエピタキシャル層１３にイオン注入して、ベースの不純物のうちでコレクタ側における不純物を相殺するための領域２８を開口２７の下方に形成する。そして、ＳｉＯ２膜２６上のレジストを除去する。
次に、導電膜及び不純物拡散源にするための多結晶Ｓｉ膜３１をＣＶＤ法で堆積させ、この多結晶Ｓｉ膜３１に砒素をイオン注入する。そして、リソグラフィ及びＲＩＥで、多結晶Ｓｉ膜３１及びＳｉＯ２膜２６をエミッタ電極のパターンに連続的に加工すると共に積層膜２５を露出させる。その後、多結晶Ｓｉ膜３１上のレジストをマスクにして、ベース取出電極の部分の抵抗を低減させるためのＢを積層膜２５にイオン注入する。そして、多結晶Ｓｉ膜３１上のレジストを除去する。
次に、熱処理によって、ＳＩＣ領域２８、多結晶Ｓｉ膜３１及び積層膜２５にイオン注入した不純物を活性化させ、また、開口２７を介して多結晶Ｓｉ膜３１から積層膜２５のＳｉ膜２４に砒素を拡散させてエミッタとしてのＮ＋領域３２を形成する。そして、層間絶縁膜としてのＳｉＯ２膜３３をＣＶＤ法で堆積させ、多結晶Ｓｉ膜３１、積層膜２５及びＮ＋領域１７に達する接続孔３４をリソグラフィ及びＲＩＥでＳｉＯ２膜３３に形成する。
次に、ブランケットＣＶＤ法とエッチングとの組合せまたは選択ＣＶＤ法によって、タングステンから成るプラグ３５で接続孔３４を埋める。そして、例えばスパッタリング法で例えばＡｌ合金膜３６を堆積させ、エミッタ電極配線、ベース電極配線及びコレクタ電極配線のパターンにリソグラフィ及びＲＩＥでＡｌ合金膜３６を加工する。図５は、以上の様にして製造されたヘテロ接合バイポーラトランジスタの多結晶Ｓｉ膜３１からＮ＋領域１２までの深さ方向における各種の不純物及びＧｅの濃度分布、即ち図１のＡ−Ａ線上の濃度分布を示している。
図６は、第３の参考例を示す。このヘテロ接合バイポーラトランジスタは、前述の図１及び図２の第２の参考例でのＳｉＧｅＣ膜２３の代わりにＳｉＧｅ膜３７を用い、Ｓｉ膜２２、ＳｉＧｅ膜２７及びＳｉ膜２４からなる積層膜３８を形成して構成される。それ以外の構成は図１と同様である。図５では、第３の参考例のヘテロ接合バイポーラトランジスタにおける応力の発生状況を示している。ＳｉＧｅ膜３７はＳｉＧｅＣ膜２３の原料ガスからＳｉＣＨ６ガスの添加を省略することによって形成される。図６に示される様に、ＳｉＯ２膜１８の上方におけるＳｉ膜２２とＳｉＧｅ膜３７との境界近傍及びＳｉＯ２膜１８とＳｉ膜２２との界面近傍で応力が発生し、特に、ベース形成領域を規定している開口２１の端縁近傍に応力が集中する傾向がある。そして、これらの応力によってミスフィット転位が発生する。
ＳｉＧｅ膜３７では既述の様にＳｉとＧｅとの格子定数及び熱膨張係数が異なっているが、積層膜２５に用いられているＳｉＧｅＣ膜２３ではＣの添加によって格子の歪みが緩和されている。しかし、ＳｉＯ２膜１８上にＳｉ膜２２が設けられていることは積層膜２５も積層膜３８と同様であるので、程度の差はあるが積層膜２５を有する第２の参考例のヘテロ接合バイポーラトランジスタでも図６と同様な分布の応力が生じると考えられる。
次に、本発明の実施形態の説明に先立って、本発明の原理を最初に説明する。
上述の第２参考例のヘテロ接合バイポーラトランジスタにおける積層膜２５では、Ｓｉ膜２２上にＳｉＧｅＣ膜２３が積層されているので、図５に示されている様に、これらのＳｉ膜２２とＳｉＧｅＣ膜２３との界面でＧｅ濃度が０原子％から１５原子％へ急激に増加している。
このため、図７（ｂ）から明らかな様に、これらのＳｉ膜２２とＳｉＧｅＣ膜２３との界面で、例えば室温付近における熱膨張係数が約＋２．５×１０−６〔１／Ｋ〕（Ｇｅ濃度＝０原子％つまりＳｉ）から約−６．０×１０−６〔１／Ｋ〕（Ｇｅ濃度＝１４．４原子％）まで負方向へ急激に変化している。しかも、図７（ａ）に示されている様にＳｉＯ２の熱膨張係数がゼロに近いので、特に、開口２１を形成するためのＳｉＯ２膜１８上では、ＳｉＯ２膜１８とＳｉ膜２２との界面における熱膨張係数の正方向への急激な変化が上述の負方向への変化に加算されている。
そして、これらの熱膨張係数の差異に起因する応力が積層膜２５の形成後におけるヘテロ接合バイポーラトランジスタの製造工程中での積層膜２５におけるミスフィット転位の発生を誘発する要因であると考えられる。しかし、図７（ｂ）から明らかな様に、Ｇｅ濃度が４〜１０原子％の範囲、例えば７．７５原子％であるＳｉＧｅでは、熱膨張係数がゼロに近い。そこで、後述の実施形態では、上述の第２参考例のヘテロ接合バイポーラトランジスタの積層膜２５におけるＳｉ膜２２の代わりに、Ｇｅ濃度が４〜１０原子％の範囲、例えば７．７５原子％であるＳｉＧｅ膜が用いられている。
この様に、Ｇｅ濃度が７．７５原子％であるＳｉＧｅ膜をＳｉ膜２２の代わりに用いると、ＳｉＯ２膜１８とＳｉＧｅ膜との界面における熱膨張係数の変化がゼロに近い値になり、また、ＳｉＧｅ膜とＳｉＧｅＣ膜２３との界面における熱膨張係数の急激な変化も緩和される。この結果、ベース層及びベース取出電極としての積層膜において、熱膨張係数の差異に起因する応力が発生しにくく、ミスフィット転位の発生が抑制される。
次に、図８〜図１７の製造工程図を参照して、ＮＰＮ型のＳｉＧｅＣヘテロ接合バイポーラトランジスタ及びその製造方法に適用した本発明の一実施形態を説明する。
先ず、図８に示されている様に、Ｐ型のＳｉ基板１１の表面に絶縁膜、本実施形態では熱酸化でＳｉＯ２膜１９を形成し、コレクタ形成領域を規定する開口１９ＡをＳｉＯ２膜１９に形成する。そして、ＳｉＯ２膜１９の開口１９Ａを介して露出しているＳｉ基板１１上及びＳｉＯ２膜１９上にＮ型不純物含有膜、本実施形態では酸化アンチモン（Ｓｂ２Ｏ３）膜２０を形成し、ＳｉＯ２膜１９の開口１９Ａを介してＳｂ２Ｏ３膜２０からＳｉ基板１１へＳｂを固相拡散させて、コレクタとしてのＮ＋領域１２を形成する。その後、Ｓｂ２Ｏ３膜及びＳｉＯ２膜を除去する。
次に、図９に示されている様に、Ｓｉ基板１１上にＮ型のエピタキシャル層１３を形成して、Ｓｉ基板１１とエピタキシャル層１３とでＳｉ基体１４を構成する。そして、素子分離絶縁膜としてのＳｉＯ２膜１５をＬＯＣＯＳ法で形成し、素子分離領域としてのＰ＋領域１６をイオン注入法で形成する。また、Ｎ＋領域１２に接続するプラグとしてのＮ＋領域１７をエピタキシャル層１３中の所定部分に形成する。その後、テトラエトキシシラン（ＴＥＯＳ）を原料ガスとするＣＶＤ（化学気相成長）法でＳｉＯ２膜１８を堆積させ、熱処理を加えてＳｉＯ２膜１８を緻密化させる。
次に、図１０に示されている様に、ＳｉＯ２膜１８上にレジスト（図示せず）を塗布し、ベース形成領域に対応する開口を有するパターンにリソグラフィでレジストを加工する。そして、このレジストをマスクにしたＲＩＥ（反応性イオンエッチング）とそれに続くウェットエッチングとで、ＳｉＯ２膜１８に開口２１を形成する。この時、ＲＩＥを行うのはその異方性によって開口２１等の寸法精度を高めるためであり、ＲＩＥに続いてウェットエッチングを行うのは開口２１を介して露出するＳｉ基体１４の表面の損傷を抑制するためである。その後、ＳｉＯ２膜１８上のレジストを除去する。
次に、Ｓｉ基体１４の表面に付着しているレジストの残渣等である有機物を除去するために、例えば、所定の温度に加熱した硫酸と過酸化水素水との混合液でＳｉ基体１４を洗浄する。また、Ｓｉ基体１４上のパーティクルを除去するために、例えば、所定の温度に加熱したアンモニア水と過酸化水素水との混合液でＳｉ基体１４を洗浄する。更に、Ｓｉ基体１４の表面の金属汚染物及び自然酸化膜を除去するために、希フッ酸でＳｉ基体１４を洗浄する。希フッ酸による洗浄では、水素パッシベーション処理も行われ、Ｓｉ基体１４の露出表面が水素で終端される。
次に、低温エピタキシャル成長を行わせるために、減圧ＣＶＤ装置にＳｉ基体１４を搬入する。この際、まず、真空排気機能を有するロードロック室にＳｉ基体１４を搬入し、所定時間に亙ってロードロック室内を排気する。その後、Ｓｉ基体１４を大気に曝すことなく、ロードロック室に接続されている反応炉にＳｉ基体１４を搬入する。そして、反応炉に水素ガスを導入しながら約９００℃までＳｉ基体１４を昇温させて、約５分間の水素ベークを行う。その後、水素ガスの導入を継続したままで、約６８０まで反応炉内の温度を降下させて、下記の様なＣＶＤを行う。
即ち、図１８（ａ）に示されている様に、まず、反応炉内の温度を例えば約７１０℃にし、反応炉内の圧力が約１０６６６Ｐａ（８０Ｔｏｒｒ）で且つ水素ガスの流量が２０ＳＬＭの一定状態のまま、２０ｓｃｃｍのＳｉＨ４ガスと膜中のＧｅ濃度が４〜１０原子％の範囲、例えば７．７５原子％になる量のＧｅＨ４とを反応炉内に供給して、図１１及び図１９に示されている様に、５〜３０ｎｍ、例えば約１５ｎｍの厚さのＳｉＧｅ膜４１をＳｉ基体１４上及びＳｉＯ２膜１８上に堆積させる。この時の反応炉内の温度は、次にＳｉＧｅＣ膜２３を堆積させる時と同じ温度（本実施形態では６８０℃）でもよい。
続いて、反応炉内の温度を約６８０℃に降下させ、ＳｉＨ４ガス、ゲルマン（ＧｅＨ４）ガス及びメチルシラン（ＳｉＣＨ６）ガスを、所望のＧｅ濃度、Ｃ濃度及び膜厚となる様にそれらの流量を制御して反応炉内に供給して、ＳｉＧｅＣ膜２３をＳｉＧｅ膜４１上に体積させる。この際、ＳｉＧｅＣ膜２３中でＢ（ボロン）が所望の濃度プロファイルになる様に、ジボラン（Ｂ２Ｈ６）ガスをその流量を制御して反応炉内に供給する。続いて、反応炉内の温度を約６８０℃にしたまま、ＳｉＨ４ガス及びＢ２Ｈ６ガスを反応炉内に供給して、Ｂが添加された所望の厚さのＳｉ膜２４をＳｉＧｅＣ膜２３上に堆積させる。図１２及び図１９に示されている様に、このＳｉＧｅ膜４１上にＳｉＧｅＣ膜２３とＳｉ膜２４を順次に積層させることによって、これら膜から成る積層膜４２を形成する。
図１８（ｂ）は、この積層膜４２の高さ方向におけるＧｅ濃度の分布形状を示している。図２０に示されている様に、この積層膜４２でも、ＳｉＯ２膜１８の開口２１を介して露出しているＳｉ基体１４上の部分は単結晶膜４２ａとなり、ＳｉＯ２膜１８上の部分は多結晶膜４２ｂとなる。
なお、開口２１から露出したＳｉ基体１４の表面の微小な凹凸を平滑化するために、積層膜４２のうちのＳｉＧｅ膜４１が用いられている。また、ＳｉＯ２膜１８上に多結晶膜４２ｂを形成する際の種膜としても、積層膜４２のうちのＳｉＧｅ膜４１が用いられている。以上の様にして積層膜４２を形成した後に、図１３に示されている様に、リソグラフィ及びＲＩＥでベース層及びベース取出電極のパターンに積層膜４２及びＳｉＯ２膜１８を連続的に加工する。
次に、図１４に示されている様に、絶縁膜としてのＳｉＯ２膜２６をＣＶＤ法で堆積させ、熱処理を加えてＳｉＯ２膜２６を緻密化させる。そして、エミッタ形成領域に対応する開口２７をリソグラフィ及びＲＩＥでＳｉＯ２膜２６に形成する。その後、ＳｉＯ２膜２６上のレジストをマスクにしてリンをエピタキシャル層１３にイオン注入して、ベースの不純物のうちでコレクタ側における不純物を相殺するための領域２８を開口２７の下方に形成する。そして、ＳｉＯ２膜２６上のレジストを除去する。
次に、図１５に示されている様に、導電膜及び不純物拡散源にするための多結晶Ｓｉ膜３１をＣＶＤ法で堆積させ、この多結晶Ｓｉ膜３１に砒素をイオン注入する。そして、リソグラフィ及びＲＩＥで、多結晶Ｓｉ膜３１及びＳｉＯ２膜２６をエミッタ電極のパターンに連続的に加工すると共に積層膜４２を露出させる。その後、多結晶Ｓｉ膜３１上のレジストをマスクにして、ベース取出電極の部分の抵抗を低減させるためのＢを積層膜４２にイオン注入する。そして、多結晶Ｓｉ膜３１上のレジストを除去する。
次に、図１６に示されている様に、熱処理によって、ＳＩＣ領域２８、多結晶Ｓｉ膜３１及び積層膜４２にイオン注入した不純物を活性化させ、また、開口２７を介して多結晶Ｓｉ膜３１から積層膜４２のＳｉ膜２４に砒素を拡散させてエミッタとしてのＮ＋領域３２を形成する。そして、層間絶縁膜としてのＳｉＯ２膜３３をＣＶＤ法で堆積させ、多結晶Ｓｉ膜３１、積層膜４２及びＮ＋領域１７に達する接続孔３４をリソグラフィ及びＲＩＥでＳｉＯ２膜３３に形成する。
次に、図１７に示されている様に、ブランケットＣＶＤ法とエッチングとの組合せまたは選択ＣＶＤ法によって、例えばタングステンから成るプラグ３５で接続孔３４を埋める。そして、例えばスパッタリング法で例えばＡｌ合金膜３６を堆積させ、エミッタ電極配線、ベース電極配線及びコレクタ電極配線のパターンにリソグラフィ及びＲＩＥでＡｌ合金膜３６を加工する。この様にして図１７に示す目的のＮＰＮ型のヘテロ接合バイポーラトランジスタを製造する。図２１は、このヘテロ接合バイポーラトランジスタの多結晶Ｓｉ膜３１からＮ＋領域１２までの深さ方向における各種の不純物及びＧｅの濃度分布、即ち図１７のＢ−Ｂ線上の濃度分布を示している。この図２１中におけるＧｅの濃度分布曲線のピークの右側に示されている部分５０がＳｉＧｅ膜４１に対応している。
図２２は、本発明のヘテロ接合バイポーラトランジスタの他の実施形態を示す要部の断面図である。このヘテロ接合バイポーラトランジスタは、前述の図１７及び図１９に示す実施形態でのＳｉＧｅＣ膜２３の代わりにＳｉＧｅ膜４４を用い、ＳｉＧｅ膜４１、ＳｉＧｅ膜４４及びＳｉ膜２４からなる積層膜４３を形成して構成される。それ以外の構成は図１７及び図１９と同じである。
図２３は、図６の第３参考例に係るヘテロ接合バイポーラトランジスタと、図２２の本実施形態に係るヘテロ接合バイポーラトランジスタとにおける応力を示している。積層膜４３中におけるＳｉＧｅ膜４４は、ＳｉＧｅＣ膜２３の原料ガスからＳｉＣＨ６ガスの添加を省略することによって形成される。
図２３（ｂ）中の点Ａから点Ｈまでが応力を求めた経路を示しており、図２３（ａ）がこの経路に沿って求めた応力を示している。図２３（ａ）に示されている様に、ＳｉＯ２膜１８における開口２１の端縁近傍である点Ｆと点Ｇとの境界近傍において、応力が正のピークを有している。しかし、第３参考例における応力が約０．６５×１０−４〔Ｎ／μｍ２〕であるのに対して、本実施形態における応力が約０．５８×１０−４〔Ｎ／μｍ２〕であり、約１１％の応力が低減されている。
また、積層膜３８、４３のうちでＳｉＯ２膜１８上の多結晶膜の部分における点Ｂ、Ｃにおいても、第３参考例よりも本実施形態において応力が低減されている。一方、点Ｄから点Ｆまでのデータから、Ｓｉ基体１４と積層膜３８、４３との界面における応力は、本実施形態でも第３参考例と同様にゼロに近いことが分かる。なお、上述の様に、図２３は、積層膜４３の応力を示している。しかし、積層膜４２、４３で発生する応力はＳｉＯ２膜１８と接している多結晶のＳｉＧｅ膜４１の影響が大きいので、積層膜４２でも積層膜４３と同様な結果になると考えられる。
従って、積層膜４２、４３をヘテロ接合のベース層及びベース取出電極とする上述のヘテロ接合バイポーラトランジスタでは、ヘテロ接合のベース層におけるミスフィット転位の発生が抑制されて、歩留りが高い。なお、上述した図１７及び図１９の実施形態では積層膜中にＳｉＧｅ膜４１が用いられているが、その他、図２４に示されている様に、ＳｉＧｅ膜４１の代わりにＳｉＧｅＣ膜４５を用い、ＳｉＧｅＣ膜４５、ＳｉＧｅＣ膜２３及びＳｉ膜２４からなる積層膜４６を形成して構成することもできる。それ以外の構成は図１７及び図１９と同じである。この図２４の実施形態においても、上述の実施形態と同様の効果が得られる。
また、上述の実施形態はＮＰＮ型のヘテロ接合バイポーラトランジスタ及びその製造方法に本発明を適用したものであるが、ＰＮＰ型のヘテロ接合バイポーラトランジスタ及びその製造方法にも本発明を適用することができ、その場合は、ＳｉＧｅＣ２３及びＳｉ膜２４、ＳｉＧｅＣ膜４４及びＳｉ膜２４にＮ型の不純物が導入される。また、ヘテロ接合バイポーラトランジスタとその他の半導体素子とを含む半導体装置及びその製造方法にも本発明を適用することができる。
また、上述の実施形態では積層膜４２、４３、４６がヘテロ接合バイポーラトランジスタのベース層及びその取出電極として用いられているが、積層膜４２、４３、４６はこれら以外の用途に用いられてもよく、用途によっては積層膜４２、４３、４６中にＳｉ膜２４が含まれていなくてもよい。更に、上述の実施形態では積層膜４２、４３、４６がＣＶＤ法によって形成されているが、ＣＶＤ法以外の気相成長法や気相成長法以外の形成方法、例えば液相成長法によって形成されてもよい。
【図面の簡単な説明】
図１は第２の参考例に係る半導体装置の断面図である。
図２は第２の参考例に係る半導体装置の製造過程における部分断面図である。
図３は第２の参考例に係る半導体装置の製造過程における部分断面図である。
図４（ａ）は第２の参考例に係る半導体層の形成方法を示すタイムチャートでる。
図４（ｂ）は第２の参考例に係る半導体層の高さ方向におけるＧｅの濃度分布のグラフである。
図５は第２の参考例に係る半導体装置の深さ方向における各種の不純物及びＧｅの濃度分布を示すグラフである。
図６は第３の参考例に係る半導体装置における応力の発生状況を示す部分断面図である。
図７（ａ）は本発明の原理を説明するための各種物質の温度と熱膨張係数との関係を示すグラフである。
図７（ｂ）は本発明の原理を説明するためのＳｉＧｅのＧｅ濃度を変えたときの温度と熱膨張係数との関係を示すグラフである。
図８は本発明の半導体装置の一実施形態の製造方法を示す製造工程図（その１）である。
図９は本発明の半導体装置の一実施形態の製造方法を示す製造工程図（その２）である。
図１０は本発明の半導体装置の一実施形態の製造方法を示す製造工程図（その３）である。
図１１は本発明の半導体装置の一実施形態の製造方法を示す製造工程図（その４）である。
図１２は本発明の半導体装置の一実施形態の製造方法を示す製造工程図（その５）である。
図１３は本発明の半導体装置の一実施形態の製造方法を示す製造工程図（その６）である。
図１４は本発明の半導体装置の一実施形態の製造方法を示す製造工程図（その７）である。
図１５は本発明の半導体装置の一実施形態の製造方法を示す製造工程図（その８）である。
図１６は本発明の半導体装置の一実施形態の製造方法を示す製造工程図（その９）である。
図１７は本発明の半導体装置の一実施形態の製造方法を示す製造工程図（その１０）である。
図１８（ａ）は本発明の実施形態に係る半導体層の形成方法を示すタイムチャートである。
図１８（ｂ）は本発明の実施形態に係る半導体層の高さ方向におけるＧｅの濃度分布のグラフである。
図１９は本発明の半導体装置の一実施形態の製造過程における部分断面図である。
図２０は本発明の半導体装置の一実施形態の製造過程における部分断面図である。
図２１は本発明の実施形態に係る半導体装置の深さ方向における各種の不純物及びＧｅの濃度分布を示すグラフである。
図２２は本発明の半導体装置の他の実施形態を示す要部の断面図である。
図２３（ａ）は本発明の実施形態及び参考例に係る半導体装置中の経路に沿う位置における応力のグラフである。
図２３（ｂ）は図２３（ａ）中の経路を示す半導体装置の部分断面図である。
図２４は本発明の半導体装置の他の実施形態を示す要部の断面図である。
引用符号の説明
１１・・・Ｓｉ基板
１２・・・Ｎ＋領域（コレクタ）
１３・・・エピタキシャル層
１４・・・Ｓｉ基体
１５・・・素子分離絶縁膜（ＳｉＯ２膜）
１６・・・素子分離領域
１７・・・Ｎ＋領域（プラグ）
１８、１９・・・ＳｉＯ２膜
２０・・・酸化アンチモン膜
２１・・・開口
２２、２４・・・Ｓｉ膜
２３、４５・・・ＳｉＧｅＣ膜
２７・・・開口
２８・・・ＳｌＣ領域
２５、３８、４２、４３、４６・・・積層膜
３１・・・多結晶Ｓｉ膜
３２・・・Ｎ＋領域（エミッタ）
３３・・・層間絶縁膜
３４・・・接続孔
３５・・・プラグ
３６・・・Ａｌ合金膜
４１・・・ＳｉＧｅ膜
２５ａ、４２ａ・・・単結晶
２５ｂ、４２ｂ・・・多結晶
Claims (42)
- 単結晶シリコン基体上に設けられている絶縁膜の開口を介して露出している前記単結晶シリコン基体上と前記絶縁膜上とで互いに連なっており、前記露出している単結晶シリコン基体上及び前記絶縁膜上で夫々単結晶及び多結晶であり、前記絶縁膜と熱膨張係数が等しいかまたは近い値になる濃度のＧｅが含まれている第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜と、前記第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜上で互いに連なっており、前記露出している単結晶シリコン基体の上方及び前記酸化シリコン膜の上方で夫々単結晶及び多結晶であり、Ｇｅ濃度が前記第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜と異なる第２のＳｉＧｅ膜または第２のＳｉＧｅＣ膜とを具備することを特徴とする半導体層。
- 前記絶縁膜が酸化膜であることを特徴とする請求の範囲第１項記載の半導体層。
- 前記第２のＳｉＧｅ膜または第２のＳｉＧｅＣ膜にＰ型またはＮ型の不純物が含まれていることを特徴とする請求の範囲第１項記載の半導体層。
- 前記第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜中における前記Ｇｅの濃度が、４〜１０原子％の範囲で膜の厚さ方向に一定であることを特徴とする請求の範囲第１項記載の半導体層。
- 単結晶である前記第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜の厚さが５〜３０ｎｍであることを特徴とする請求の範囲第１項記載の半導体層。
- 単結晶シリコン基体上に設けられている絶縁膜の開口を介して露出している前記単結晶シリコン基体上と前記絶縁膜上とに、互いに連なっており、前記露出している単結晶シリコン基体上及び前記絶縁膜上で夫々単結晶及び多結晶であり、前記絶縁膜と熱膨張係数が等しいかまたは近い値になる濃度のＧｅが含まれている第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜を形成する工程と、前記第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜上に、互いに連なっており、前記露出している単結晶シリコン基体の上方及び前記絶縁膜の上方で夫々単結晶及び多結晶であり、Ｇｅ濃度が前記第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜と異なる第２のＳｉＧｅ膜または第２のＳｉＧｅＣ膜を形成する工程とを有することを特徴とする半導体層の形成方法。
- 前記絶縁膜が酸化膜であることを特徴とする請求の範囲第６項記載の半導体層の形成方法。
- 前記第２のＳｉＧｅ膜または第２のＳｉＧｅＣ膜にＰ型またはＮ型の不純物を導入することを特徴とする請求の範囲第６項記載の半導体層の形成方法。
- シリコンの原料としてモノシラン（ＳｉＨ４）ガス、ゲルマニウムの原料としてゲルマン（ＧｅＨ４）ガス、カーボンの原料としてメチルシラン（ＳｉＣＨ６）ガスを夫々用いることを特徴とする請求の範囲第６項記載の半導体層の形成方法。
- 前記第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜を６００〜７５０℃の温度の気相成長で形成することを特徴とする請求の範囲第６項記載の半導体層の形成方法。
- 前記第１のＳｉＧｅ膜または第１の、ＳｉＧｅＣ膜中における前記Ｇｅの濃度を、４〜１０原子％の範囲で膜の厚さ方向に一定にすることを特徴とする請求の範囲第６項記載の半導体層の形成方法。
- 単結晶である前記第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜の厚さを５〜３０ｎｍにすることを特徴とする請求の範囲第６項記載の半導体層の形成方法。
- 基体上に設けられた絶縁膜と、該絶縁膜に形成された開口を通じて前記基体と接続された第１の層と、該第１の層上に形成された第２の層とを有し、前記第１の層は、前記絶縁膜上及び前記基体に接するように形成されているとともに、前記絶縁膜と熱膨張係数が略同じであり、前記第２の層は前記第１の層と熱膨張係数が異なることを特徴とする半導体装置。
- 前記第１の層は少なくともＧｅを有し、前記第２の層はＧｅ及びＣを有していることを特徴とする請求の範囲第１３項記載の半導体装置。
- 前記第１の層はＳｉＧｅであり、前記第２の層はＳｉＧｅＣであることを特徴とする請求の範囲第１３項記載の半導体装置。
- 前記第１の層はＳｉＧｅＣであり、前記第２の層は前記ＳｉＧｅＣとＧｅ濃度が異なるＳｉＧｅＣであることを特徴とする請求の範囲第１３項記載の半導体装置。
- 前記第１の層はＳｉＧｅであり、前記第２の層は前記ＳｉＧｅとＧｅ濃度が異なるＳｉＧｅであることを特徴とする請求の範囲第１３項記載の半導体装置。
- 前記第２の層にＰ型又はＮ型の不純物が含まれていることを特徴とする請求の範囲第１３項記載の半導体装置。
- 前記第１の層中におけるＧｅ濃度が、４〜１０原子％の範囲で層の厚さ方向に一定であることを特徴とする請求の範囲第１４項記載の半導体装置。
- 前記第１の層中におけるＧｅ濃度が、４〜１０原子％の範囲で層の厚さ方向に一定であることを特徴とする請求の範囲第１５項記載の半導体装置。
- 前記第１の層中におけるＧｅ濃度が、４〜１０原子％の範囲で層の厚さ方向に一定であることを特徴とする請求の範囲第１６項記載の半導体装置。
- 前記第１の層中におけるＧｅ濃度が、４〜１０原子％の範囲で層の厚さ方向に一定であることを特徴とする請求の範囲第１７項記載の半導体装置。
- 基体上に絶縁膜を形成する工程と、前記絶縁膜上に開口を形成する工程と、前記開口に前記絶縁膜と熱膨張係数が略等しい第１の半導体膜を形成する工程と、前記第１の半導体膜上に該第１の半導体膜と熱膨張係数が異なる第２の半導体膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。
- 前記第１の半導体膜は少なくともＧｅを有し、前記第２の半導体膜はＧｅ及びＣを有していることを特徴とする請求の範囲第２３項記載の半導体装置の製造方法。
- 前記第１の半導体膜はＳｉＧｅであり、前記第２の半導体膜はＳｉＧｅＣであることを特徴とする請求の範囲第２３項記載の半導体装置の製造方法。
- 前記第１の半導体膜はＳｉＧｅＣであり、前記第２の半導体膜は前記ＳｉＧｅＣとＧｅ濃度が異なるＳｉＧｅＣであることを特徴とする請求の範囲第２３項記載の半導体装置の製造方法。
- 前記第１の半導体膜はＳｉＧｅであり、前記第２の半導体膜は前記ＳｉＧｅとＧｅ濃度が異なるＳｉＧｅであることを特徴とする請求の範囲第２３項記載の半導体装置の製造方法。
- 前記第１の半導体膜中におけるＧｅ濃度を、４〜１０原子％の範囲で膜の厚さ方向に一定にすることを特徴とする請求の範囲第２４項記載の半導体装置の製造方法。
- 前記第１の半導体膜中におけるＧｅ濃度を、４〜１０原子％の範囲で膜の厚さ方向に一定にすることを特徴とする請求の範囲第２５項記載の半導体装置の製造方法。
- 前記第１の半導体膜中におけるＧｅ濃度を、４〜４１０原子％の範囲で膜の厚さ方向に一定にすることを特徴とする請求の範囲第２６項記載の半導体装置の製造方法。
- 前記第１の半導体膜中におけるＧｅ濃度を、４〜１０原子％の範囲で膜の厚さ方向に一定にすることを特徴とする請求の範囲第２７項記載の半導体装置の製造方法。
- 前記第１及び第２の半導体膜を有しベース不純物が導入された積層膜をパターニングしてベース層を形成する工程と、前記ベース層内にエミッタ領域を形成する工程を有することを特徴とする請求の範囲第２３項記載の半導体装置の製造方法。
- 単結晶シリコン基体上に設けられておりバイポーラトランジスタのベース形成領域を規定している絶縁膜の開口を介して露出している前記単結晶シリコン基体と前記絶縁膜とで互いに連なっており、前記露出している単結晶シリコン基体上及び前記絶縁膜上で夫々単結晶及び多結晶であり、前記絶縁膜と熱膨張係数が等しいかまたは近い値になる濃度のＧｅが含まれている第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜と、前記第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜上で互いに連なっており、前記露出している単結晶シリコン基体の上方及び前記絶縁膜の上方で夫々単結晶及び多結晶であり、Ｇｅ濃度が前記第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜と異なる第２のＳｉＧｅ膜または第２のＳｉＧｅＣ膜とを具備することを特徴とする半導体装置。
- 前記第２のＳｉＧｅ膜または第２のＳｉＧｅＣ膜にＰ型またはＮ型の不純物が含まれていることを特徴とする請求の範囲第３３項記載の半導体装置。
- 前記第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜中における前記Ｇｅの濃度が、４〜１０原子％の範囲で膜の厚さ方向に一定であることを特徴とする請求の範囲第３３項記載の半導体装置。
- 単結晶である前記第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜の厚さが５〜３０ｎｍであることを特徴とする請求の範囲第３３項記載の半導体装置。
- 単結晶シリコン基体上に設けられておりバイポーラトランジスタのベース形成領域を規定している絶縁膜の開口を介して露出している前記単結晶シリコン基体上と前記絶縁膜上とに、互いに連なっており、前記露出している単結晶シリコン基体上及び前記絶縁膜上で夫々単結晶及び多結晶であり、前記絶縁膜と熱膨張係数が等しいかまたは近い値になる濃度のＧｅが含まれている第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜を形成する工程と、前記第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜上に、互いに連なっており、前記露出している単結晶シリコン基体の上方及び前記絶縁膜の上方で夫々単結晶及び多結晶であり、Ｇｅ濃度が前記第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜と異なる第２のＳｉＧｅ膜または第２のＳｉＧｅＣ膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
- 前記第２のＳｉＧｅ膜または第２のＳｉＧｅＣ膜にＰ型またはＮ型の不純物を導入することを特徴とする請求の範囲第３７項記載の半導体装置の製造方法。
- シリコンの原料としてモノシラン（ＳｉＨ４）ガス、ゲルマニウムの原料としてゲルマン（ＧｅＨ４）ガス、カーボンの原料としてメチルシラン（ＳｉＣＨ６）ガスを夫々用いることを特徴とする請求の範囲第３７項記載の半導体装置の製造方法。
- 前記第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜を６００〜７５０℃の温度の気相成長で形成することを特徴とする請求の範囲第３７項記載の半導体装置の製造方法。
- 前記第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜中における前記Ｇｅの濃度を、４〜１０原子％の範囲で膜の厚さ方向に一定にすることを特徴とする請求の範囲第３７項記載の半導体装置の製造方法。
- 単結晶である前記第１のＳｉＧｅ膜または第１のＳｉＧｅＣ膜の厚さを５〜３０ｎｍにすることを特徴とする請求の範囲第３７項記載の半導体装置の製造方法。
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