CN1716587B - 内插器及其制造方法以及使用该内插器的半导体器件 - Google Patents

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Abstract

内插器及其制造方法以及使用该内插器的半导体器件。一种内插器(10)，其***在要安装在其上的半导体芯片(1)和封装板(51)之间，该内插器包括由半导体制成的内插器部分(11)和围绕前述内插器部分(11)与前述内插器部分(11)集成为一体设置的内插器部分(12)。在内插器部分(11、12)的两个表面上，通过绝缘层(13a、13b)形成有布线图案(14a、14b、15a、15b)。这些布线图案通过形成在内插器部分中的所需位置处的通孔电连接。外部内插器部分(12)由绝缘体(树脂)或金属体制成。此外，外部连接端子(16)与内插器(10)的一个表面接合。

Description

内插器及其制造方法以及使用该内插器的半导体器件
技术领域
本发明涉及用于半导体器件的内插器，更具体地，涉及一种内插器，其适于实现要安装在所需扇出结构上的半导体芯片与诸如主板的印刷布线板(封装板)之间的该所需扇出结构。本发明还涉及制造该内插器的方法，以及使用该内插器的半导体器件。
这种内插器具有在其上安装半导体芯片的功能，因此在功能上与布线板相同，并且还被称作“封装”。
背景技术
典型的内插器具有安装在其上的半导体芯片(通常为硅(Si)芯片)，并该内插器安装在印刷布线板上以构成半导体器件。可以使用各种材料作为构成内插器的材料。其中的一个示例是硅(Si)。使用硅的原因在于，使用与构成待安装在其上的半导体芯片相同的材料硅(即，它们的热膨胀系数(CTE)大致彼此相等)，以防止出现由于其间的热收缩不同而导致的诸如翘曲或扭曲的缺陷。
使用Si作为其构成材料的内插器具有以下优点：其CTE与待安装在其上的Si芯片的CTE相匹配。在这种情况下，从CTE匹配的角度来看，其满足以下要求：Si内插器的尺寸与芯片尺寸大致相同。然而，待设置在要安装芯片一侧的相对表面上的外部连接端子的间距大于芯片端子的间距。因此，内插器的尺寸变得大于芯片尺寸。具体地，在要安装具有大量端子的芯片的情况下，内插器的尺寸会变得很大。即，由于该内插器用于将待安装在其上的Si芯片的端子与用于和印刷布线板相连(即，执行重新布线)的端子(外部连接端子)相匹配，所以该内插器呈现下述的形式：用于外部连接端子的区域延伸到芯片安装区域的***，即，从结构的角度来看，为所谓的“扇出结构”。
此外，在以传统工艺制造这种Si内插器时，对整个Si晶片执行了一系列的处理(形成通孔；在通孔中和晶片表面上形成绝缘层；在绝缘层上形成晶种层等；通过电镀，使用导体来填充通孔；在两个表面上都形成电镀层；在两个表面之间形成电路径(electrical paths)；在两个表面上都形成布线图案；形成保护膜，等)，然后将该Si晶片切割为多个单独的片(分为多个单独的片)，每一个片都与一个内插器相对应。此外，如果需要，就将外部连接端子接合到其上。即，在整个Si晶片上形成布线图案。
如日本未审专利公报(JPP)2001-326305中所述，与上述传统技术相关的技术例如包括一种用于半导体器件的内插器，其中在待安装到其上的半导体芯片的正下方的布线图案之间设置有电容器。
如上所述，传统的内插器具有“扇出结构”，其中由外部连接端子所占用的区域延伸到芯片安装区域的***。因此，存在以下问题：在仅使用硅(Si)来制造内插器的情况下，甚至需要对从CTE与待安装在其上的Si芯片相匹配的角度看来不是非常必要的区域(即，延伸到芯片安装区域***的区域)使用Si；因此，增加了成本。
此外，在以传统工艺制造内插器时，对整个Si晶片执行处理，直到该Si晶片最终被分为多个单独的片为止。因此，还存在下述问题：在技术上很难在Si晶片的两个表面上都形成具有所需形状的布线图案。
发明内容
本发明的一个目的是提供一种可以实现所需的扇出结构并降低成本的内插器。
本发明的另一目的是提供一种内插器制造方法，通过该方法可以容易地在内插器的两个表面上都形成所需的布线图案，并且还提供一种使用该内插器的半导体器件。
为了实现以上目的，根据本发明的一个方面，提供了一种待***在要安装在内插器上的半导体芯片与封装板之间的内插器，该内插器包括：由半导体制成的第一内插器部分；以及由绝缘体制成的第二内插器部分，该第二内插器部分在第一内插器部分的平面内与第一内插器集成为一体地围绕第一内插器部分设置，其中分别通过绝缘层形成在第一和第二内插器部分的两个表面上的布线图案，通过形成在第一和第二内插器部分中的所需位置处的通孔电连接。
根据本方面的内插器的结构，第一内插器由使其热膨胀系数(CTE)与待安装在其上的半导体的CTE相匹配所必需的半导体制成，而设置在围绕第一内插器的区域(即，从CTE与待安装在其上的半导体芯片相匹配的角度来看并非必需的区域)中的第二内插器由绝缘体制成。因此，到目前为止无需对非必要区域使用半导体(通常为Si)，从而能够将所使用的半导体的量减小到所需的最小量。因此，可以降低成本。此外，第二内插器部分的存在使得可以实现所需的扇出结构。
另外，在根据上述方面的内插器中，可以设置由金属制成的第二内插器部分，而不是由绝缘体制成的第二内插器部分。
在这种情况下，当将该内插器构成为半导体器件时，可以将内部产生的热量通过金属体(第二内插器部分)散发到外部环境中。即，第二内插器部分用作一种散热器。
另外，根据本发明的另一方面，提供了一种制造以上方面的内插器的方法。该方法的一个方面包括以下步骤：在半导体晶片中的所需位置处形成第一通孔；在该半导体晶片的包括第一通孔的内壁在内的整个表面上形成第一绝缘层，然后在该半导体晶片的包括第一通孔的内部在内的各个表面上形成具有所需形状的第一布线图案；将其上形成有第一布线图案的半导体晶片切割为独立形状的第一内插器部分；以预定的规则间隔将所切割的第一内插器部分设置在形成于支撑体的一个表面上的第二绝缘层上；形成绝缘层，以填充第一内插器部分之间的各个间隙，并进一步在该绝缘层和第一内插器部分上方形成第三绝缘层；去除所述支撑体，然后在所述绝缘层中的所需位置处形成从第三绝缘层穿透到第二绝缘层的第二通孔，并形成多个导通孔，这些导通孔到达限定在第一布线图案中的所需位置上的焊盘部分；形成具有所需形状的第二布线图案，该第二布线图案通过第二通孔与所述绝缘层的两个表面电连接，并填充待电连接到第一布线图案的焊盘部分的导通孔；以及在第一内插器部分和所述绝缘层的两个表面上形成保护膜，以使得暴露出限定在第二布线图案中的所需位置处的焊盘部分，并进一步切割所述绝缘层的部分，以将第二内插器部分的指定区域划分为多个独立的片，每一个片都包括该多个第一内插器部分之一。
除了通过根据以上方面的内插器而获得的优点以外，根据本方面的内插器制造方法还提供了以下优点：与到目前为止的对整个Si晶片进行处理的情况不同，由于在从半导体晶片上切割(切断和分离)第一内插器部分并且在支撑体上重新布置这些第一内插器部分之后才执行处理，所以可以容易地在内插器的两个表面上形成所需的布线图案。
此外，根据本发明的另一方面，提供了一种半导体器件，其中将半导体芯片安装在根据以上任一方面的内插器上，并与布线图案电连接。此外，可以层叠所需数量的半导体器件(每一个都为根据本方面的半导体器件)，并使它们彼此电连接。
附图说明
图1是示意性地表示根据本发明一个实施例的内插器(在扩展内插器部分由绝缘体构成的情况下)的结构的剖视图；
图2是示意性地表示使用图1的内插器构成的半导体器件的一个示例结构的剖视图；
图3是示意性地表示使用图1的内插器构成的半导体器件的另一示例结构的剖视图；
图4A是表示制造图1的内插器的步骤的一个示例的平面图，而图4B至4D是其剖视图；
图5A是表示图4A至4D的步骤的后续制造步骤的平面图，而图5B至5D是其剖视图；
图6A至6C是表示图5A至5D的步骤的后续制造步骤的剖视图；
图7A是表示制造根据本发明的另一实施例的内插器(在扩展内插器部分由金属体构成的情况下)的步骤的一个示例的平面图，而图7B至7D是其剖视图；
图8A是表示图7A至7D的步骤的后续制造步骤的平面图，而图8B至8D是其剖视图；
图9A至9C是表示图8A至8D的步骤的后续制造步骤的剖视图；
图10A是表示制造根据本发明另一实施例的内插器(在扩展内插器部分由金属体构成的情况下)的步骤的另一示例的平面图，而图10B至10D是其剖视图；以及
图11A至11D是表示图10A至10D的步骤的后续制造步骤的剖视图。
具体实施方式
图1以剖视图的方式示意性地示出了根据本发明一个实施例的内插器的结构。在所示的示例中，为了清楚地表示与本发明相关的部分，以简化的方式示出了该内插器的结构。下文将结合工艺来描述其详细构造(结构)。
如图中虚线所示，将硅(Si)芯片1安装在根据本实施例的内插器10上。如稍后所述，将其上安装有Si芯片1的内插器10安装到封装板上，以构成半导体器件。作为其基本结构，该内插器10具有：部分11(以下称为“Si内插器部分”)，由用于使其热膨胀系数(CTE)与待安装在其上的Si芯片1的CTE相匹配所需的Si制成；以及部分12(以下称为“扩展内插器部分”)，其延伸到芯片安装区域的***(在Si内插器部分11的平面内围绕该Si内插器部分11)，以实现所需的扇出结构。整体地设置该Si内插器部分11和扩展内插器部分12。从二维的角度来看，Si内插器部分11和扩展内插器部分12具有与待安装在其上的Si芯片1大致相等的尺寸。此外，扩展内插器部分12由绝缘体制成。在该实施例中，考虑到成本(降低成本)和处理(使处理容易)，使用了环氧树脂。
此外，分别在Si内插器部分11的两个表面上形成所需形状的布线图案(例如，镀铜(Cu)层)14a和14b，并且其间***有绝缘层13a和13b。布线图案14a和14b通过形成在Si内插器部分11中的所需位置处的通孔彼此电连接。类似地，分别在扩展内插器部分12的两个表面上形成所需形状的布线图案15a和15b。布线图案15a和15b通过形成在扩展内插器部分12中的所需位置处的通孔彼此电连接。使用导体(例如，Cu)来填充形成在内插器部分11和12中的通孔。另选地，在通孔的内壁上形成导体。此外，尽管未在图1中清楚地示出，但是Si内插器部分11的布线图案14a和14b以及扩展内插器部分12的布线图案15a和15b在所需位置处彼此连接。
形成各个布线图案14a、14b、15a和15b，以在所需位置处包括焊盘部分。在根据本实施例的结构中，位于待安装Si芯片1的一侧的布线图案14a和15a被形成为使得焊盘部分被限定在与待安装Si芯片1的电极端子2(例如，焊点或金(Au)突点)的位置相对应的位置处，而位于相对侧的布线图案14b和15b被形成为使得焊盘部分被限定在与外部连接端子16(例如，焊点)的接合位置相对应的位置处，其中在将内插器10安装到封装板上时使用该外部连接端子16。在所示的示例中，示出了下述的结构，在该结构中，在内插器部分11(12)的各个表面上形成一层布线图案14a和14b(15a和15b)。然而，实际上，如果需要，还可以通过组合(build-up)工艺等进一步增加布线层的数量。
此外，尽管未在图1中清楚地示出，但是在内插器部分11和12的两个表面上形成有保护膜(例如，阻焊剂层)，从而覆盖整个表面，以暴露出布线图案14a、14b、15a和15b的焊盘部分。此外，在通过保护膜暴露出的布线图案(焊盘部分)上淀积镍(Ni)/金(Au)的镀层。顺便提及，尽管在所示的示例中提供了外部连接端子16，但不是必须提供这些端子。通过保护膜暴露出焊盘部分，以使得可以在必要时将外部连接端子接合到其上。
根据本实施例的内插器10基本上具有以下特征：整体地提供了具有使其CTE与待安装在其上的Si芯片1的CTE相匹配所必需的尺寸的Si内插器部分11，以及实现所需扇出结构所必需的扩展内插器部分12；以及如稍后所述，如果需要，可以使用通过保护膜暴露出的焊盘部分或者与焊盘部分相接合的外部连接端子，来实现多层的层叠。
在本实施例中，提供由Si制成的内插器部分11作为用于执行与Si芯片1的CTE匹配的组件。然而，实际上，内插器部分11的材料不限于Si，只要它是具有与Si芯片1相当的CTE的材料即可。例如，可以适当地使用诸如玻璃陶瓷的低焙烧温度陶瓷。
图2示意性地示出了使用根据上述实施例的内插器10构成的半导体器件的一个结构示例。
所示半导体器件50是通过将其上安装有Si芯片1的内插器10安装到诸如主板的印刷布线板(封装板)51上而构成的。例如，在将Si芯片1安装到内插器10上时，执行芯片的倒装接合，以使得诸如焊点的与Si芯片1的焊盘接合的电极端子2与上侧面上的通过阻焊剂层(保护膜)暴露出的布线图案的焊盘部分电连接，此外，将底层填料(underfill)树脂(例如，环氧树脂)填充到该芯片和阻焊剂层之间的空间中，并进行固化，由此将Si芯片1接合到内插器10上。在这种情况下，也可以同时进行芯片倒装接合和底层填料的填充。此外，在将内插器10安装到印刷布线板51上时，以类似的方式，通过回流到在下侧面上通过阻焊剂层(保护层)暴露出的布线图案的焊盘部分来接合用作外部连接端子(焊点16)的焊球，并且焊盘部分通过焊点16与印刷布线板51上的对应焊盘或焊接区(land)52连接。
图3示意性地示出了使用根据上述实施例的内插器10而构成的半导体器件的另一示例结构。所示半导体器件50a具有下述结构：多个其上安装有Si芯片1的内插器10(所示的示例中为两个内插器)彼此电连接，并以多层的方式层叠。在这种情况下，通过下内插器10的焊盘部分(位于上侧)以及与上内插器10的焊盘部分(位于下侧)接合的外部连接端子16，来建立内插器10之间的电连接。应该注意，图2中所示的印刷布线板(封装板)51在图3的示例中并未示出。
此外，尽管未在图中具体示出，但是考虑到对于多芯片模块的适用性，也可以按照下述结构来构成半导体器件：二维地设置多个根据本实施例的内插器10。
接下来，将参照图4A至6C来说明根据本实施例的内插器10的制造方法，图4A至6C示出了其制造工艺的一个示例。在图4A至6C所示的剖面结构中，为了简化说明，仅示出了(部分)Si内插器部分11和与之相邻的(部分)扩展内插器部分12。
首先，在第一步骤(图4A)中，制备尺寸例如为12英寸的Si晶片，并使其变薄为预定厚度(大约50到300μm)。然后，通过干蚀刻(例如反应离子蚀刻(RIE)或溅射蚀刻)，在该Si晶片20中的所需位置处形成通孔TH1。
在下一步骤(图4B)中，例如通过CVD或热氧化，在包括通孔TH1的内壁在内的整个表面上形成SiO2的绝缘层21(二氧化硅膜)。
在下一步骤(图4C)中，例如通过无电电镀、溅射或汽相淀积，在绝缘层21的整个表面上形成铜(Cu)的晶种层22。
在下一步骤(图4D)中，使用导体来填充通孔TH1，并在要与该导体相连的两个表面上形成所需形状的布线图案23。例如，使用晶种层22作为电源层，通过电解铜电镀来填充通孔TH1。另选地，通过丝网印刷、喷墨印刷等将包含诸如Cu的金属的导电胶填充到通孔TH1中。此外，通过消去工艺(subtractive process)、半加成工艺或喷墨印刷等，在所填充的导体上形成具有所需形状的Cu布线图案23。在使用半加成工艺或喷墨印刷的情况下，可以在使用导体(Cu)来填充通孔TH1的同时，形成布线图案23。这有助于工艺的简化。
此处形成的布线图案23与图1所示的布线图案14a和14b相对应。在所示的示例中，总共形成了两层布线图案23，Si晶片20的每一个表面上(绝缘层21上)各有一层。然而，实际上，布线图案的层数并不限于两层。如果需要，可以通过组合工艺等来适当地增加布线图案的层数。
在下一步骤(图5A)中，例如使用切割器将其两个表面上都形成有布线图案23的Si晶片20切割为从二维角度来看为单独形状(本实施例中，为待安装的Si芯片1的形状)的Si内插器部分11，这些Si内插器部分将被分为多个独立的片，每一个片都与一个内插器相对应。
在下一步骤(图5B)中，制备支撑体24，其中在其一个表面上形成有由环氧树脂、聚酰亚胺树脂等制成的绝缘膜25。在支撑体24的绝缘膜25上，以预定的规则间隔设置在前一步骤中作为单独的片而获得的多个Si内插器部分11(每一个Si内插器部分11都是内插器10的一部分)。可以由金属体来制成该支撑体24，或者该支撑体24可以是带构件等的形式。在后一情况下，希望在其上要形成绝缘膜25的该带构件的表面上涂覆脱模剂。这是因为，这种脱模剂使得在后续阶段中剥离和去除支撑体24时更加方便。
在下一步骤(图5C)中，将树脂填充到Si内插器部分11之间的间隙中，以形成树脂层26。此外，通过CVD、叠层等方法在Si内插器部分11和树脂层26上形成绝缘膜27。例如，可以如下形成树脂层26：使低粘度的热硬化环氧树脂融化，并将其注入到Si内插器部分11之间的间隙中，然后从上方直接进行热压处理。
此处形成的部分树脂层26构成了图1所示的扩展内插器部分12。此外，形成在Si内插器部分11和树脂层26的两个表面上并且其间***有Si内插器部分11和树脂层26的绝缘膜27和25分别与图1所示的绝缘层13a和13b相对应。
在下一步骤(图5D)中，通过湿蚀刻(在金属的情况下)、剥离(在带构件的情况下)等来去除支撑体24(图5C)。
在下一步骤(图6A)中，例如使用机械钻孔、UV-YAG激光器、CO2激光器或受激准分子激光器，在树脂层26(包括绝缘膜25和27)中的所需位置处形成通孔TH2。此外，例如使用激光在Si内插器部分11的布线图案23的所需部分(焊盘部分)上形成导通孔VH，以到达焊盘部分。
在下一步骤(图6B)中，通过无电电镀、溅射等工艺，在包括通孔TH2和导通孔VH的内部在内的绝缘膜25和27的整个表面上形成晶种层(Cu)。使用该晶种层作为电源层，通过电解Cu电镀来填充通孔TH2和导通孔VH(另选地，通过丝网印刷、喷墨印刷等将包含诸如Cu的金属的导电胶填充到通孔TH2中)。然后，通过消去工艺、半加成工艺或喷墨印刷等，形成具有所需形状的Cu布线图案28，以连接填充在通孔TH2中的导体和通过导通孔VH暴露出的布线图案23的焊盘部分。
此处形成的布线图案28与图1所示的布线图案15a和15b相对应。
在最后的步骤(图6C)中，形成阻焊剂层29，来覆盖整个表面，以暴露出限定在两个表面上的布线图案28中的所需位置处的焊盘部分。此外，对通过阻焊剂层29暴露出的焊盘部分(Cu)电镀Ni/Au(形成Ni/Au镀层30)。这是为了当在后续阶段执行焊料接合时利用焊盘部分来获得增强的粘附度。此外，对树脂层26(包括绝缘膜25和27)的多个部分进行切割，以限定用于扩展内插器部分12(图1)的指定区域，从而分离多个片，每一个片都包括一个Si内插器部分11。
通过上述步骤制造根据本实施例的内插器10。顺便提及，在最终步骤中形成Ni/Au镀层30后，如果需要，可以在通过一个阻焊剂层29而暴露出的焊盘部分(一个Ni/Au镀层30)上形成待用作外部连接端子16(图1)的焊点。
如上所述，根据本实施例的内插器10(图1)及其制造方法，Si内插器部分11具有与待安装在其上的Si芯片1大致相等的尺寸。因此，可以使其热膨胀系数(CTE)与Si芯片1的相匹配。另一方面，设置在围绕Si内插器部分11的区域(即，从CTE与待安装的Si芯片1相匹配的角度来看并非必需的区域)中的扩展内插器部分12由绝缘体(环氧树脂)制成。因此，到目前为止无需对非必要区域使用Si，从而可以将所使用的Si的量减少到所需的最小量。因此可以降低成本。此外，扩展内插器部分12的存在使得可以实现所需的扇出结构。
此外，与此相关，由于可以通过CTE匹配来缓和出现在Si芯片1和Si内插器部分11之间的应力，所以可以提高选择构成扩展内插器部分12的材料的灵活性。
此外，在根据本实施例的制造方法(图4A至6C)中，在切割Si内插器部分11并将其与Si晶片20分离，并在支撑体24上重新布置之后才执行处理。因此，与到目前为止的对未切割和分离Si内插器部分的整个Si晶片进行处理的情况不同，可以容易地在内插器10的两个表面上形成所需的布线图案。
此外，由于可以根据需要将外部连接端子16接合到通过一个阻焊剂层(保护膜)29而暴露出的布线图案的焊盘部分，所以可以按照图3所示的多层方式来层叠多个内插器10(其上安装有Si芯片1)。
此外，即使在图4的步骤中形成通孔TH1之前使Si晶片变薄时出现了诸如翘曲或扭曲的应力，也可以通过在后续步骤(图5A)中执行的切割来消除这些应力。因此，由于薄的Si晶片而使得处理变得容易。这有助于减小内插器10的厚度。
此外，在仅在树脂区域(扩展内插器部分12的区域)内形成通孔的情况下，可以使用布线板工艺来处理这些通孔，并在这些通孔中形成电路径。因此，可以简化工艺。这使得可以降低成本和缩短工艺过程。
在上述实施例(图1)中，采用以下情况作为示例进行了说明：围绕Si内插器部分11设置的扩展内插器部分12由绝缘体(环氧树脂)制成。然而，实际上，构成所述扩展内插器部分12的材料并不限于此。例如，还可以由金属体而不是绝缘体来制成扩展内插器部分12。
下面，将对扩展内插器部分由金属体制成的情况的实施例进行说明。顺便提及，在外观方面，根据本实施例的内插器的结构与图1所示的内插器10相同，因此这里省略了对其的进一步说明。
除了通过以上实施例获得的优点以外，根据该实施例的内插器的结构(对于扩展内插器部分由金属体制成的情况)还提供了以下优点：因为该扩展内插器部分由金属体制成，所以在将该内插器构成为半导体器件时，可以将内部产生的热量散发到外部环境中。
以下将参照图7A至9C来说明具有由金属体制成的扩展内插器部分的内插器的制造方法，图7A至9C示出了其制造工艺的一个示例。
首先，执行根据以上实施例的制造工艺中的图4A至5A的步骤。在下一步骤(图7A)中，通过下述方法在铝(Al)、铜(Cu)等具有预定厚度(大约50到300μm)的金属板40的所需位置处形成通孔TH3：湿蚀刻；使用机械钻孔的打孔工艺；使用UV-YAG激光器、CO2激光器或受激准分子激光器的激光工艺。此时，可以同时形成用于容纳Si内插器部分11的开口部分。
在下一步骤(图7B)中，例如通过电泳淀积在包括通孔TH3的内壁在内的整个表面上形成由环氧树脂、聚酰亚胺树脂等制成的绝缘层41。
在下一步骤(图7C)中，例如通过无电电镀、溅射或汽相淀积，在绝缘层41的整个表面上形成铜(Cu)的晶种层42。
在下一步骤(图7D)中，使用导体来填充通孔TH3，并在两个表面上形成所需形状的布线图案43，以与这些导体相连。例如，使用晶种层42作为电源层，通过电解铜电镀来填充通孔TH3。另选地，通过丝网印刷、喷墨印刷等将包含诸如Cu的金属的导电胶填充到通孔TH3中。此外，通过消去工艺、半加成工艺或喷墨印刷等，在所填充的导体上形成具有所需形状的Cu布线图案43。在使用半加成工艺或喷墨印刷的情况下，可以在使用导体(Cu)来填充通孔TH3的同时，形成布线图案43(工艺的简化)。
此处形成的布线图案43与图1所示的布线图案15a和15b相对应。在所示的示例中，总共形成了两层布线图案43，金属板40的每一个表面上(绝缘层41上)各有一层。然而，实际上，布线图案的层数并不限于两层。如果需要，可以通过组合工艺等来适当地增加布线图案的层数。
在下一步骤(图8A)中，例如使用切割器将其两个表面上都形成有布线图案43的金属板40切割为所需扩展内插器部分12a(内插器的一部分)的形状，即，其中如图所示形成有用于容纳Si内插器部分11的开口部分OP的“框架状”形状，该金属板40将被分离为多个独立的片，每一个片都与一个内插器相对应。顺便提及，在该步骤中，用于容纳Si内插器部分11的开口部分是通过使用切割器进行切割而形成的。然而，也可以在使用切割器等进行切割之前或之后，通过使用加压等的冲压来形成该开口部分。
在下一步骤(图8B)中，制备支撑体44，并且在其一个表面上形成有由环氧树脂、聚酰亚胺树脂等制成的绝缘膜45。将已在前一步骤中作为单独的片获得的多个Si内插器部分11以及作为单独的片获得的多个扩展内插器部分12a设置在支撑体44的绝缘膜45上。在该过程中，将Si内插器部分11设置为使得其容纳在形成于扩展内插器部分12a中的开口部分OP中。可以由金属体来制成该支撑体44，或者该支撑体44可以是带构件等的形式(这里，在其上形成有绝缘膜45的表面上涂覆脱模剂)。
在下一步骤(图8C)中，通过CVD、叠层等工艺在包括Si内插器部分11和扩展内插器部分12a之间的空间以及相邻扩展内插器部分12a之间的空间在内的整个表面上形成绝缘膜46。另选地，可以将热硬化树脂施加在整个表面上并进行固化，来形成绝缘膜46。
这里形成的绝缘膜46以及前一步骤中形成的绝缘膜45分别与图1所示的绝缘层13a和13b相对应。
在下一步骤(图8D)中，通过湿蚀刻(在金属的情况下)、剥离(在带构件的情况下)等来去除支撑体44(图8C)。
在下一步骤(图9A)中，例如使用UV-YAG激光器、CO2激光器或受激准分子激光器，在Si内插器部分11和扩展内插器部分12a的布线图案23和43的所需部分(焊盘部分)处形成导通孔VH1和VH2，以使其到达焊盘部分。
在下一步骤(图9B)中，通过消去工艺、半加成工艺、使用导电胶的丝网印刷等，形成具有所需形状的Cu布线图案47，以连接下述部分：通过形成在Si内插器部分11中的导通孔VH1而暴露出的布线图案23的焊盘部分；以及通过形成在扩展内插器部分12a中的导通孔VH2而暴露出的布线图案43的焊盘部分。
这里形成的布线图案47与图1所示的布线图案15a和15b相对应。
在最终步骤(图9C)中，形成阻焊剂层29，来覆盖整个表面，以暴露出限定在两个表面上的布线图案47中的所需位置处的焊盘部分。此外，对通过阻焊剂层29而暴露出的焊盘部分(Cu)电镀Ni/Au(形成Ni/Au镀层30)。此外，对围绕扩展内插器部分12a的绝缘膜部分进行切割，由此将其分离为多个片，以使每一个片中都包括一个Si内插器部分11和包围该Si内插器部分11设置的扩展内插器部分12a。
通过上述步骤，制造根据本实施例的内插器10a。与上述实施例的情况相同，在最终步骤中形成Ni/Au镀层30后，如果需要，可以在通过一个阻焊剂层29而暴露出的焊盘部分(一个Ni/Au镀层30)上形成焊点(图1的外部连接端子16)。
下面，将参照图10A至11D来说明根据扩展内插器部分由金属体制成的情况的另一实施例的内插器的制造方法。
首先，执行图4A至5A的步骤。在下一步骤(图10A)中，通过下述方法在铝(Al)、铜(Cu)等的具有预定厚度(大约50到300μm)金属板40的所需位置处形成通孔TH4：湿蚀刻；使用机械钻孔的打孔工艺；使用CO2激光器或受激准分子激光器等的激光工艺。此外，将金属板40切割为所需的扩展内插器部分12b的形状，即，其中如图所示形成有用于容纳Si内插器部分11的开口部分OP的“框架状”形状，该金属板40将被分离为多个独立的片，每一个片都与一个内插器相对应。
在下一步骤(图10B)中，与在图8B的步骤中执行的工艺相同，制备支撑体44，其中在其一个表面上形成有由环氧树脂、聚酰亚胺树脂等制成的绝缘膜45。将已在前一步骤中作为单独的片获得的多个Si内插器部分11以及作为单独的片获得的多个扩展内插器部分12b设置在支撑体44的绝缘膜45上。在该过程中，将Si内插器部分11设置为使其容纳在形成于扩展内插器部分12b中的开口部分中。可以由金属体来制成该支撑体44，或者该支撑体44可以是带构件等的形式(这里，在其形成有绝缘膜45的表面上涂覆脱模剂)。
在下一步骤(图10C)中，通过CVD、叠层等工艺在包括Si内插器部分11和扩展内插器部分12b之间的空间以及相邻扩展内插器部分12b之间的空间在内的整个表面上形成绝缘膜46。此时，还在形成在金属板40中的通孔TH4内形成(填充)绝缘膜。顺便提及，可以通过施加并固化热硬化树脂，来形成绝缘膜46。这里形成的绝缘层46以及前一步骤中形成的绝缘膜45分别与图1所示的绝缘层13a和13b相对应。
在下一步骤(图10P)中，通过湿蚀刻(在金属的情况下)、剥离(在带构件的情况下)等来去除支撑体44(图10C)。
在下一步骤(图11A)中，例如使用UV-YAG激光器、CO2激光器或受激准分子激光器，在扩展内插器部分12b中的预定位置(填充有绝缘膜的通孔TH4的位置)处形成通孔TH5。此外，例如使用激光在Si内插器部分11的布线图案23的所需位置(焊盘部分)处形成导通孔VH3，以到达焊盘部分。
在下一步骤(图11B)中，通过无电电镀、溅射等工艺，在包括通孔TH5的内部在内的整个表面上形成晶种层(Cu)。使用该晶种层作为电源层，通过电解Cu电镀来填充通孔TH5。另选地，通过丝网印刷、喷墨印刷等将包含诸如Cu的金属的导电胶(导体48)填充到通孔TH5中。
在下一步骤(图11C)中，通过消去工艺、半加成工艺、喷墨印刷等，形成具有所需形状的Cu布线图案47，以连接下述部分：填充在通孔TH5中的导体48；以及通过导通孔VH3而暴露出的布线图案23的焊盘部分。
这里形成的布线图案47与图1所示的布线图案15a和15b相对应。
在最终步骤(图11D)中，形成阻焊剂层29，来覆盖整个表面，以暴露出限定在两个表面上的布线图案47中的所需位置处的焊盘部分。此外，对通过阻焊剂层29而暴露出的焊盘部分(Cu)电镀Ni/Au(形成Ni/Au镀层30)。此外，对包围扩展内插器部分12b的绝缘膜部分进行切割，以将其分离为多个片，以使每一个片中都包括一个Si内插器部分11和围绕该Si内插器部分11设置的扩展内插器部分12b。
通过上述步骤，制造根据本实施例的内插器10b。与上述实施例的情况相同，在最终步骤中形成Ni/Au镀层30后，如果需要，可以在通过一个阻焊剂层29而暴露出的焊盘部分(一个Ni/Au镀层30)上形成焊电(图1的外部连接端子16)。

Claims (13)

1.一种内插器(10、10a、10b)，其***在要安装在其上的半导体芯片(1)与封装板(51)之间，该内插器包括：
第一内插器部分(11)，由热膨胀系数与要安装在该第一内插器部分上的半导体芯片的热膨胀系数相当的第一材料制成；以及
第二内插器部分(12、12a、12b)，由与所述第一材料不同的第二材料制成，该第二内插器部分与所述第一内插器部分集成为一体地围绕所述第一内插器部分设置，所述第二内插器部分的上表面和下表面位于所述第一内插器部分的上表面和下表面的平面内；
绝缘层(13a、13b)，形成在所述第一内插器部分和所述第二内插器部分的上表面和下表面上，
其中，在所述绝缘层上形成多个布线图案(14a、15a；14b、15b)，所述布线图案通过形成在所述第一和第二内插器部分中的所需部分处的通孔电连接，
其中，所述第一内插器部分(11)的尺寸与要安装在其上的半导体芯片(1)的尺寸大致相等。
2.根据权利要求1所述的内插器，其中所述第一和第二内插器部分的两个表面都覆盖有保护膜(29)，以暴露出被限定在所述布线图案中的所需位置处的多个焊盘部分。
3.根据权利要求2所述的内插器，其中外部连接端子(16)与通过所述保护膜暴露出的所述多个焊盘部分中的所需数量的焊盘部分接合。
4.根据权利要求1所述的内插器，其中所述第一内插器部分由半导体材料制成。
5.根据权利要求1所述的内插器，其中所述第一内插器部分由低焙烧温度陶瓷制成。
6.根据权利要求1所述的内插器，其中所述第二内插器部分由树脂制成。
7.根据权利要求1所述的内插器，其中所述第二内插器部分由金属制成。
8.根据权利要求1所述的内插器，其中当从二维角度来看时，所述第一内插器部分具有与要安装在其上的半导体芯片大致相等的尺寸。
9.一种制造内插器的方法，包括以下步骤：
在半导体晶片(20)中的所需位置处形成第一通孔(TH1)；
在包括所述第一通孔的内壁在内的所述半导体晶片的整个表面上形成第一绝缘层(21)，然后在包括所述第一通孔的内部在内的所述半导体晶片的各个表面上形成具有所需形状的第一布线图案(23)；
将其上形成有所述第一布线图案的所述半导体晶片切割为多个独立形状的第一内插器部分(11)；
以预定的规则间隔将所切割的第一内插器部分(11)设置在形成在支撑体(24)的一个表面上的第二绝缘层(25)上；
形成用于填充所述多个第一内插器部分之间的各个间隙的绝缘层(26)，并进一步在该绝缘层和所述第一内插器部分上方形成第三绝缘层(27)；
去除所述支撑体(24)，然后在所述绝缘层中的所需位置处形成从所述第三绝缘层穿透到所述第二绝缘层的第二通孔(TH2)，并形成到达被限定在所述第一布线图案中的所需位置处的多个焊盘部分的多个导通孔(VH)；
形成具有所需形状的第二布线图案(28)，该第二布线图案通过所述第二通孔与所述绝缘层的两个表面电连接，并填充要电连接到所述第布线图案的焊盘部分的导通孔；以及
在所述第一内插器部分和所述绝缘层的两个表面上形成保护膜(29)，以暴露出被限定在所述第二布线图案中的所需位置处的焊盘部分，并进一步切割所述绝缘层的多个部分，以将用于所述第二内插器部分的指定区域划分为多个独立的片，每一个片都包括所述多个第一内插器部分之一。
10.一种制造内插器的方法，包括以下步骤：
在半导体晶片(20)中的所需位置处形成第一通孔(TH1)；
在包括所述第一通孔的内壁在内的所述半导体晶片的整个表面上形成第一绝缘层(21)，然后在包括所述第一通孔的内部在内的所述半导体晶片的各个表面上形成具有所需形状的第一布线图案(23)；
将其上形成有所述第一布线图案的所述半导体晶片切割为多个独立形状的第一内插器部分(11)；
在金属板(40)中的所需位置处形成第二通孔(TH3)；
在包括所述第二通孔的内壁在内的所述金属板的整个表面上形成第二绝缘层(41)，然后在包括所述第二通孔的内部在内的所述金属板的各个表面上形成具有所需形状的第二布线图案(43)；
将其上形成有所述第二布线图案的所述金属板切割为多个独立形状的第二内插器部分(12a)；
将所切割的第一内插器部分(11)和第二内插器部分(12a)设置在形成在支撑体(44)的一个表面上的第三绝缘层(45)上，以使各个第一内插器部分都位于所述多个第二内插器部分之一的内部；
在包括所述第一和第二内插器部分之间的空间以及相邻的第二内插器部分之间的空间在内的所述内插器部分上方形成第四绝缘层(46)；
去除所述支撑体(44)，然后形成分别到达限定在所述第一和第二布线图案中的所需位置处的焊盘部分的第一和第二导通孔(VH1、VH2)；
形成具有所需形状的第三布线图案(47)，该第三布线图案与通过所述第一和第二导通孔而暴露出的所述焊盘部分电连接；以及
形成保护膜(29)，来覆盖所得到的结构的整个表面，以暴露出被限定在所述第三布线图案中的所需位置处的焊盘部分，并进一步将包围所述第二内插器部分的绝缘体部分切割为多个独立的片，每一个片都包括所述多个第一内插器部分中的一个第一内插器部分和围绕所述一个第一内插器部分设置的第二内插器部分。
11.一种制造内插器的方法，包括以下步骤：
在半导体晶片(20)中的所需位置处形成第一通孔(TH1)；
在包括所述第一通孔的内壁在内的所述半导体晶片的整个表面上形成第一绝缘层(21)，然后在包括所述第一通孔的内部在内的所述半导体晶片的各个表面上形成具有所需形状的第一布线图案(23)；
将其上形成有所述第一布线图案的所述半导体晶片切割为多个独立形状的第一内插器部分(11)；
在金属板(40)中的所需位置处形成第二通孔(TH4)，并将该金属板切割为多个独立形状的第二内插器部分(12b)；
将所切割的第一内插器部分(11)和第二内插器部分(12b)设置在形成在支撑体(44)的一个表面上的第二绝缘层(45)上，以使各个第一内插器部分都位于所述多个第二内插器部分之一的内部；
在包括所述第一和第二内插器部分之间的空间以及相邻的第二内插器部分之间的空间在内的所述内插器部分上方形成第三绝缘层(46)；
去除所述支撑体(44)，然后在所述第二内插器部分中的所需位置处形成从所述第三绝缘层穿透到所述第二绝缘层的第三通孔(TH5)，并形成到达被限定在所述第一布线图案中的所需位置上的多个焊盘部分的多个导通孔(VH3)；
使用导体(48)来填充所述第三通孔，并形成具有所需形状的第二布线图案(47)，该第二布线图案将所述导体和通过所述导通孔暴露出的所述焊盘部分电连接；以及
形成保护膜(29)，来覆盖所得的结构的整个表面，以暴露出被限定在所述第二布线图案中的所需位置处的焊盘部分，并进一步将围绕所述第二内插器部分的绝缘体部分切割为多个独立的片，每一个片都包括所述多个第一内插器部分中的一个第一内插器部分和围绕所述多个第一内插器部分中的所述一个第一内插器部分设置的第二内插器部分。
12.一种半导体器件(50)，其中将半导体芯片安装在根据权利要求1至8中的任意一项所述的内插器上，并且该半导体芯片与所述多个布线图案电连接。
13.一种半导体器件(50a)，其中分别根据权利要求12的多个半导体器件层叠并且彼此电连接。
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Families Citing this family (129)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050046016A1 (en) * 2003-09-03 2005-03-03 Ken Gilleo Electronic package with insert conductor array
US6987314B1 (en) 2004-06-08 2006-01-17 Amkor Technology, Inc. Stackable semiconductor package with solder on pads on which second semiconductor package is stacked
JP4063796B2 (ja) * 2004-06-30 2008-03-19 日本電気株式会社 積層型半導体装置
US7659623B2 (en) * 2005-04-11 2010-02-09 Elpida Memory, Inc. Semiconductor device having improved wiring
US20060270104A1 (en) * 2005-05-03 2006-11-30 Octavio Trovarelli Method for attaching dice to a package and arrangement of dice in a package
JP4507101B2 (ja) 2005-06-30 2010-07-21 エルピーダメモリ株式会社 半導体記憶装置及びその製造方法
JP4716819B2 (ja) * 2005-08-22 2011-07-06 新光電気工業株式会社 インターポーザの製造方法
US7829989B2 (en) * 2005-09-07 2010-11-09 Alpha & Omega Semiconductor, Ltd. Vertical packaged IC device modules with interconnected 3D laminates directly contacts wafer backside
JP4473807B2 (ja) * 2005-10-27 2010-06-02 パナソニック株式会社 積層半導体装置及び積層半導体装置の下層モジュール
JP5259053B2 (ja) 2005-12-15 2013-08-07 パナソニック株式会社 半導体装置および半導体装置の検査方法
US7684205B2 (en) * 2006-02-22 2010-03-23 General Dynamics Advanced Information Systems, Inc. System and method of using a compliant lead interposer
US7390700B2 (en) * 2006-04-07 2008-06-24 Texas Instruments Incorporated Packaged system of semiconductor chips having a semiconductor interposer
US7633168B2 (en) * 2006-06-28 2009-12-15 Intel Corporation Method, system, and apparatus for a secure bus on a printed circuit board
EP2272794A1 (en) * 2006-07-14 2011-01-12 STMicroelectronics S.r.l. Semiconductor package substrate, in particular for MEMS devices
US20080017407A1 (en) * 2006-07-24 2008-01-24 Ibiden Co., Ltd. Interposer and electronic device using the same
US7518229B2 (en) * 2006-08-03 2009-04-14 International Business Machines Corporation Versatile Si-based packaging with integrated passive components for mmWave applications
JP2008091638A (ja) 2006-10-02 2008-04-17 Nec Electronics Corp 電子装置およびその製造方法
US7616451B2 (en) * 2006-10-13 2009-11-10 Stmicroelectronics S.R.L. Semiconductor package substrate and method, in particular for MEMS devices
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US7791199B2 (en) * 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
JP4870584B2 (ja) * 2007-01-19 2012-02-08 ルネサスエレクトロニクス株式会社 半導体装置
TW200833202A (en) * 2007-01-26 2008-08-01 Advanced Semiconductor Eng Method for manufacturing a circuit board
JP4970979B2 (ja) * 2007-02-20 2012-07-11 ルネサスエレクトロニクス株式会社 半導体装置
JP5584474B2 (ja) 2007-03-05 2014-09-03 インヴェンサス・コーポレイション 貫通ビアによって前面接点に接続された後面接点を有するチップ
US7576435B2 (en) * 2007-04-27 2009-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Low-cost and ultra-fine integrated circuit packaging technique
TWI335654B (en) * 2007-05-04 2011-01-01 Advanced Semiconductor Eng Package for reducing stress
US20080284037A1 (en) * 2007-05-15 2008-11-20 Andry Paul S Apparatus and Methods for Constructing Semiconductor Chip Packages with Silicon Space Transformer Carriers
US9601412B2 (en) * 2007-06-08 2017-03-21 Cyntec Co., Ltd. Three-dimensional package structure
JP4750080B2 (ja) * 2007-06-22 2011-08-17 新光電気工業株式会社 配線基板
US7982137B2 (en) * 2007-06-27 2011-07-19 Hamilton Sundstrand Corporation Circuit board with an attached die and intermediate interposer
JP2010535427A (ja) 2007-07-31 2010-11-18 テッセラ，インコーポレイテッド 貫通シリコンビアを使用する半導体実装プロセス
EP2187439A1 (en) 2007-12-28 2010-05-19 Ibiden Co., Ltd. Interposer and interposer manufacturing method
JP5362569B2 (ja) 2007-12-28 2013-12-11 イビデン株式会社 インターポーザー及びインターポーザーの製造方法
JP5224845B2 (ja) * 2008-02-18 2013-07-03 新光電気工業株式会社 半導体装置の製造方法及び半導体装置
JPWO2009113198A1 (ja) 2008-03-14 2011-07-21 イビデン株式会社 インターポーザー及びインターポーザーの製造方法
TWI573201B (zh) * 2008-07-18 2017-03-01 聯測總部私人有限公司 封裝結構性元件
US9893004B2 (en) * 2011-07-27 2018-02-13 Broadpak Corporation Semiconductor interposer integration
US9818680B2 (en) * 2011-07-27 2017-11-14 Broadpak Corporation Scalable semiconductor interposer integration
US8014166B2 (en) * 2008-09-06 2011-09-06 Broadpak Corporation Stacking integrated circuits containing serializer and deserializer blocks using through silicon via
US10026720B2 (en) 2015-05-20 2018-07-17 Broadpak Corporation Semiconductor structure and a method of making thereof
US9164404B2 (en) 2008-09-19 2015-10-20 Intel Corporation System and process for fabricating semiconductor packages
US9165841B2 (en) * 2008-09-19 2015-10-20 Intel Corporation System and process for fabricating semiconductor packages
JP5596919B2 (ja) * 2008-11-26 2014-09-24 キヤノン株式会社 半導体装置の製造方法
JP5456411B2 (ja) * 2009-08-19 2014-03-26 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR101139147B1 (ko) * 2009-09-11 2012-04-26 파나소닉 주식회사 전자 부품 실장체 및 그 제조 방법 및 인터포저
JP5330184B2 (ja) * 2009-10-06 2013-10-30 新光電気工業株式会社 電子部品装置
US8866258B2 (en) * 2009-10-06 2014-10-21 Broadcom Corporation Interposer structure with passive component and method for fabricating same
US8592973B2 (en) * 2009-10-16 2013-11-26 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package stacking and method of manufacture thereof
TWI392069B (zh) * 2009-11-24 2013-04-01 Advanced Semiconductor Eng 封裝結構及其封裝製程
US8164917B2 (en) * 2009-12-23 2012-04-24 Oracle America, Inc. Base plate for use in a multi-chip module
EP2339627A1 (en) * 2009-12-24 2011-06-29 Imec Window interposed die packaging
US8884422B2 (en) * 2009-12-31 2014-11-11 Stmicroelectronics Pte Ltd. Flip-chip fan-out wafer level package for package-on-package applications, and method of manufacture
KR20110088234A (ko) * 2010-01-28 2011-08-03 삼성전자주식회사 적층 반도체 패키지의 제조 방법
US10297550B2 (en) 2010-02-05 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. 3D IC architecture with interposer and interconnect structure for bonding dies
US20110193235A1 (en) * 2010-02-05 2011-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC Architecture with Die Inside Interposer
JP5560793B2 (ja) * 2010-03-16 2014-07-30 凸版印刷株式会社 シリコン配線基板
TWI442534B (zh) * 2010-04-12 2014-06-21 Hon Hai Prec Ind Co Ltd 晶片轉接板
US8455995B2 (en) 2010-04-16 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. TSVs with different sizes in interposers for bonding dies
US8913402B1 (en) * 2010-05-20 2014-12-16 American Semiconductor, Inc. Triple-damascene interposer
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
TWI446420B (zh) 2010-08-27 2014-07-21 Advanced Semiconductor Eng 用於半導體製程之載體分離方法
TWI445152B (zh) 2010-08-30 2014-07-11 Advanced Semiconductor Eng 半導體結構及其製作方法
US9007273B2 (en) 2010-09-09 2015-04-14 Advances Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
TWI434387B (zh) 2010-10-11 2014-04-11 Advanced Semiconductor Eng 具有穿導孔之半導體裝置及具有穿導孔之半導體裝置之封裝結構及其製造方法
US8105875B1 (en) 2010-10-14 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Approach for bonding dies onto interposers
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8936966B2 (en) 2012-02-08 2015-01-20 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods for semiconductor devices
KR101191247B1 (ko) 2010-10-28 2012-10-16 (주) 트라이스시스템 Ｆｂｇａ패키지 및 그 제조 방법
US8970240B2 (en) 2010-11-04 2015-03-03 Cascade Microtech, Inc. Resilient electrical interposers, systems that include the interposers, and methods for using and forming the same
TWI527174B (zh) 2010-11-19 2016-03-21 日月光半導體製造股份有限公司 具有半導體元件之封裝結構
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8637968B2 (en) * 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
TWI445155B (zh) 2011-01-06 2014-07-11 Advanced Semiconductor Eng 堆疊式封裝結構及其製造方法
US8853819B2 (en) 2011-01-07 2014-10-07 Advanced Semiconductor Engineering, Inc. Semiconductor structure with passive element network and manufacturing method thereof
US20120187545A1 (en) * 2011-01-24 2012-07-26 Broadcom Corporation Direct through via wafer level fanout package
KR101817159B1 (ko) 2011-02-17 2018-02-22 삼성전자 주식회사 Ｔｓｖ를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법
KR20130007049A (ko) * 2011-06-28 2013-01-18 삼성전자주식회사 쓰루 실리콘 비아를 이용한 패키지 온 패키지
US8780576B2 (en) * 2011-09-14 2014-07-15 Invensas Corporation Low CTE interposer
US9013037B2 (en) 2011-09-14 2015-04-21 Stmicroelectronics Pte Ltd. Semiconductor package with improved pillar bump process and structure
DE102011083223B4 (de) * 2011-09-22 2019-08-22 Infineon Technologies Ag Leistungshalbleitermodul mit integrierter Dickschichtleiterplatte
US9679863B2 (en) * 2011-09-23 2017-06-13 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming interconnect substrate for FO-WLCSP
US10475759B2 (en) * 2011-10-11 2019-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure having dies with connectors of different sizes
US8916481B2 (en) 2011-11-02 2014-12-23 Stmicroelectronics Pte Ltd. Embedded wafer level package for 3D and package-on-package applications, and method of manufacture
EP2595188A1 (en) * 2011-11-17 2013-05-22 ST-Ericsson SA Circuitry package
US8541883B2 (en) 2011-11-29 2013-09-24 Advanced Semiconductor Engineering, Inc. Semiconductor device having shielded conductive vias
WO2013119309A1 (en) * 2012-02-08 2013-08-15 Xilinx, Inc. Stacked die assembly with multiple interposers
US8975157B2 (en) 2012-02-08 2015-03-10 Advanced Semiconductor Engineering, Inc. Carrier bonding and detaching processes for a semiconductor wafer
US8963316B2 (en) 2012-02-15 2015-02-24 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same
US8786060B2 (en) 2012-05-04 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
US9153542B2 (en) 2012-08-01 2015-10-06 Advanced Semiconductor Engineering, Inc. Semiconductor package having an antenna and manufacturing method thereof
US8937387B2 (en) 2012-11-07 2015-01-20 Advanced Semiconductor Engineering, Inc. Semiconductor device with conductive vias
US8952542B2 (en) 2012-11-14 2015-02-10 Advanced Semiconductor Engineering, Inc. Method for dicing a semiconductor wafer having through silicon vias and resultant structures
US9406552B2 (en) 2012-12-20 2016-08-02 Advanced Semiconductor Engineering, Inc. Semiconductor device having conductive via and manufacturing process
US8841751B2 (en) 2013-01-23 2014-09-23 Advanced Semiconductor Engineering, Inc. Through silicon vias for semiconductor devices and manufacturing method thereof
US9059241B2 (en) 2013-01-29 2015-06-16 International Business Machines Corporation 3D assembly for interposer bow
US9978688B2 (en) 2013-02-28 2018-05-22 Advanced Semiconductor Engineering, Inc. Semiconductor package having a waveguide antenna and manufacturing method thereof
US9226396B2 (en) * 2013-03-12 2015-12-29 Invensas Corporation Porous alumina templates for electronic packages
US9089268B2 (en) 2013-03-13 2015-07-28 Advanced Semiconductor Engineering, Inc. Neural sensing device and method for making the same
US8987734B2 (en) 2013-03-15 2015-03-24 Advanced Semiconductor Engineering, Inc. Semiconductor wafer, semiconductor process and semiconductor package
US9173583B2 (en) 2013-03-15 2015-11-03 Advanced Semiconductor Engineering, Inc. Neural sensing device and method for making the same
TWI503934B (zh) * 2013-05-09 2015-10-11 Advanced Semiconductor Eng 半導體元件及其製造方法及半導體封裝結構
US20150004750A1 (en) * 2013-06-27 2015-01-01 Stats Chippac, Ltd. Methods of Forming Conductive Materials on Contact Pads
US9735082B2 (en) * 2013-12-04 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC packaging with hot spot thermal management features
US9646917B2 (en) * 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
JP2016029681A (ja) * 2014-07-25 2016-03-03 イビデン株式会社 多層配線板及びその製造方法
US10177115B2 (en) 2014-09-05 2019-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming
JP6473595B2 (ja) 2014-10-10 2019-02-20 イビデン株式会社 多層配線板及びその製造方法
WO2016099463A1 (en) * 2014-12-16 2016-06-23 Intel Corporation Electronic assembly that includes stacked electronic devices
US9837345B2 (en) * 2015-07-17 2017-12-05 Ibiden Co., Ltd. Interposer and circuit substrate
US9648729B1 (en) * 2015-11-20 2017-05-09 Raytheon Company Stress reduction interposer for ceramic no-lead surface mount electronic device
US9721923B1 (en) * 2016-04-14 2017-08-01 Micron Technology, Inc. Semiconductor package with multiple coplanar interposers
JP6864009B2 (ja) 2016-05-06 2021-04-21 スモルテク アクティエボラーグ 組立プラットフォーム
CN108574159B (zh) * 2017-03-10 2020-08-07 唐虞企业股份有限公司 连接器及其制造方法
US11646288B2 (en) * 2017-09-29 2023-05-09 Intel Corporation Integrating and accessing passive components in wafer-level packages
JP2018050077A (ja) * 2017-12-14 2018-03-29 ルネサスエレクトロニクス株式会社 電子装置
WO2019146039A1 (ja) * 2018-01-25 2019-08-01 ソフトバンク株式会社 三次元積層集積回路の冷媒による冷却方式と、それを用いた三次元積層集積回路
CN216389364U (zh) * 2018-03-23 2022-04-26 株式会社村田制作所 高频模块和通信装置
WO2019181590A1 (ja) * 2018-03-23 2019-09-26 株式会社村田製作所 高周波モジュールおよび通信装置
US10916492B2 (en) * 2018-05-11 2021-02-09 Advanced Semiconductor Engineering, Inc. Semiconductor substrate and method of manufacturing the same
JP7215322B2 (ja) * 2019-05-17 2023-01-31 株式会社デンソー 電子装置
JP2021106341A (ja) * 2019-12-26 2021-07-26 株式会社村田製作所 高周波モジュールおよび通信装置
CN113363161A (zh) * 2021-05-21 2021-09-07 广东佛智芯微电子技术研究有限公司 内置高散热通路的板级扇出型封装结构及其制备方法
US11990399B2 (en) * 2021-09-24 2024-05-21 Texas Instruments Incorporated Device with dummy metallic traces

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1358331A (zh) * 1999-06-28 2002-07-10 英特尔公司 内插器及其制造方法
US6525407B1 (en) * 2001-06-29 2003-02-25 Novellus Systems, Inc. Integrated circuit package

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2002213C (en) * 1988-11-10 1999-03-30 Iwona Turlik High performance integrated circuit chip package and method of making same
JP3147087B2 (ja) * 1998-06-17 2001-03-19 日本電気株式会社 積層型半導体装置放熱構造
KR100413789B1 (ko) * 1999-11-01 2003-12-31 삼성전자주식회사 고진공 패키징 마이크로자이로스코프 및 그 제조방법
US6529027B1 (en) * 2000-03-23 2003-03-04 Micron Technology, Inc. Interposer and methods for fabricating same
JP3980807B2 (ja) * 2000-03-27 2007-09-26 株式会社東芝 半導体装置及び半導体モジュール
JP3796099B2 (ja) * 2000-05-12 2006-07-12 新光電気工業株式会社 半導体装置用インターポーザー、その製造方法および半導体装置
EP1354351B1 (en) * 2000-08-16 2009-04-15 Intel Corporation Direct build-up layer on an encapsulated die package
US20020020898A1 (en) 2000-08-16 2002-02-21 Vu Quat T. Microelectronic substrates with integrated devices
US6717066B2 (en) 2001-11-30 2004-04-06 Intel Corporation Electronic packages having multiple-zone interconnects and methods of manufacture
FR2834385A1 (fr) * 2001-12-28 2003-07-04 St Microelectronics Sa Commutateur statique bidirectionnel sensible dans les quadrants q4 et q1
US6911733B2 (en) * 2002-02-28 2005-06-28 Hitachi, Ltd. Semiconductor device and electronic device
JP2004079701A (ja) * 2002-08-14 2004-03-11 Sony Corp 半導体装置及びその製造方法
JP2004128063A (ja) * 2002-09-30 2004-04-22 Toshiba Corp 半導体装置及びその製造方法
WO2004047168A1 (ja) * 2002-11-21 2004-06-03 Hitachi, Ltd. 電子装置
WO2004047167A1 (ja) * 2002-11-21 2004-06-03 Nec Corporation 半導体装置、配線基板および配線基板製造方法
JP2004273563A (ja) * 2003-03-05 2004-09-30 Shinko Electric Ind Co Ltd 基板の製造方法及び基板
JP4621049B2 (ja) * 2005-03-25 2011-01-26 富士通株式会社 配線基板の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1358331A (zh) * 1999-06-28 2002-07-10 英特尔公司 内插器及其制造方法
US6525407B1 (en) * 2001-06-29 2003-02-25 Novellus Systems, Inc. Integrated circuit package

Also Published As

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