JP2004079701A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】大容量の受動素子内蔵・搭載のＳｉＰを実現する。
【解決手段】ビア１１を形成したシリコン基板、金属基板又はガラス基板からなるインターポーザ１０上に、ＩＣチップ２、もしくはシリコン基板、金属基板又はガラス基板上に形成された受動素子１５である複数のチップをフェイスアップで搭載し、チップ上で一括再配線を行う。シリコン基板、金属基板又はガラス基板は高誘電体の結晶化のための高温処理が可能であるため、インターポーザである基板上に又は搭載チップの再配線上に大容量の受動素子を形成する。もしくは、シリコン基板、金属基板又はガラス基板上に形成された大容量の受動素子１５をチップ化してＩＣチップ２とともに搭載する。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特にデカプリングコンデンサ系の大容量の受動素子の内蔵・搭載が可能な半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
複数のＩＣチップ及びインダクタ、コンデンサ、抵抗などの受動素子を同一平面に搭載してモジュール化する方式は、古くはハイブリッドＩＣで行なわれてきた。この場合、ＩＣチップ及び受動素子ともパッケージされたチップ部品をプリント基板又はセラミック基板に搭載するため、サイズが大きくなり、コスト的なメリットも少ないものであった。
【０００３】
その後、小型化要求に対応するため、ノートＰＣ・携帯電話用のメモリーチップ等は、図１５〜１７に示すように、プリント基板又はセラミック基板である基板１上にベアチップであるＩＣチップ２を裏返して（フェイスダウンで）外部端子３を介して搭載するフリップチップ型構造（図１５）、ＩＣチップ２を積層して基板１とワイヤー４で接続する積層チップ構造（図１６）、ＩＣチップ２を搭載した基板１を接続端子５を介して積層化したインターポーザ型の基板積層構造（図１７）により実用化が図られている。
【０００４】
一方、高周波デバイス化のマルチチップモジュールに対応するためには、図１５〜１７に示すような従来技術に対して、インターポーザである有機基板又は無機基板内に、インダクタ（Ｌ）、コンデンサ（Ｃ）、抵抗（Ｒ）を形成し、フィルター、バラン（Ｂａｒｕｎ）、スイッチ（ＳＷ）回路を形成することが行なわれている。
【０００５】
しかしながら、有機基板で形成するコンデンサ（Ｃ）は、高温処理の問題で、高誘電体を形成できず、絶縁ポリイミド（ＰＩ）、ポリアミド（ＰＡ）、ベンゾシクロブテン（ＢＣＢ）、ポリ−ｐ−フェニレンベンゾビスオキサゾール（ＰＢＯ）等に限定されている。このため容量は、１０ｆＦ／μｍ２が限界である。インダクタ（Ｌ）は、基板の反り・薄膜・エッチングの制約で、１０ｎＨが限界である。抵抗（Ｒ）については、形成可能であるが、整合回路でトリミングが必須となり、内蔵化することは現実的ではない。また、Ｌ，Ｃ，Ｒの膜形成が個別のプロセスであるため、多層基板構造となり、コストが増加する原因となっている。セラミック基板では、低温焼成多層セラミック（ＬＴＣＣ）が多く利用されているが、異種材の積層化が困難であり、コンデンサ（Ｃ）が使用するＬＴＣＣの誘電率で特性が決まってしまう。また、高誘電体にすると逆に遅延時間が増大し、高周波特性を損なう。
【０００６】
【発明が解決しようとする課題】
本発明は、上記高周波デバイスのマルチチップモジュール化の問題点に対処してなされたもので、基板上にデカプリングコンデンサ系の大容量の受動素子を形成することができる半導体装置を提供することを目的とする。
【０００７】
また、本発明は、インターポーザとなる基板上に複数のＩＣチップ及び受動素子をフェイスアップで搭載しチップ間を配線接続することで、高周波特性に優れかつマルチチップモジュールの小型化要求を満足する半導体装置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
すなわち、請求項１の発明の半導体装置は、シリコン基板、金属基板又はガラス基板上に受動素子が形成されてなることを特徴とする。
【０００９】
請求項１の発明においては、シリコン基板、金属基板又はガラス基板上に、成膜後に結晶化のための高温処理の必要な高誘電体を形成することができるため、デカプリングコンデンサ系の大容量のコンデンサを実現することが可能となる。
【００１０】
請求項３の発明の半導体装置は、シリコン基板、金属基板又はガラス基板からなるインターポーザ上に、ＩＣチップ、もしくはシリコン基板、金属基板又はガラス基板上に形成された受動素子であるチップが複数搭載されていることを特徴とする。
【００１１】
請求項３の発明においては、大容量のコンデンサやインダクタの受動素子を形成することが可能なシリコン基板、金属基板又はガラス基板をインターポーザに用いることにより、またチップとして搭載される受動素子がシリコン基板、金属基板又はガラス基板に形成されることにより、大容量の受動素子をオンチップで収納可能なマルチチップモジュールを達成することが可能となる。なお、チップとして搭載される受動素子の基板をインターポーザと同種とすることにより、熱膨張の差の少ない、低歪みのマルチチップモジュールを実現することが可能となる。
【００１２】
請求項５の発明は、請求項３の半導体装置において、チップがフェイスアップで搭載されていることを特徴とする。また、請求項６の発明は、請求項５の半導体装置において、インターポーザ上に搭載されたチップ間が再配線によって接続されていることを特徴とする。
【００１３】
請求項５、６の発明においては、チップ（ＩＣチップ、もしくはシリコン基板、金属基板又はガラス基板上に形成された受動素子）をフェイスアップで搭載し、一括再配線を行うことにより、マルチチップモジュールの小型化が可能となる。また、フェイスアップ構造をとることにより、チップ間の再配線をインターポーザ上の配線と離間させることができ、アナログ・デジタルの干渉防止が容易となる。なお、再配線に用いる金属としては、伝達遅延特性の改善に有効なＣｕが好適である。
【００１４】
請求項８の発明は、請求項３の半導体装置において、インターポーザに貫通するビアが形成され、該ビアに導電材が埋め込まれていることを特徴とする。
【００１５】
請求項８の発明においては、インターポーザ上の搭載チップとの接続パターンをインターポーザの裏側に形成することができ、インターポーザを介しての貼り合わせ構造ないし積層構造が可能となる。
【００１６】
請求項９の発明は、請求項５の半導体装置において、インターポーザ上の隣接するチップ間に設けられ絶縁材が充填されたギャップに、貫通するビアが形成され、該ビアに導電金属が埋め込まれていることを特徴とする。
【００１７】
請求項９の発明においては、搭載チップの再配線とインターポーザ上の配線がビアを介して接続可能となるとともに、ビアがチップ搭載部のポスト構造となって、搭載チップの高さのバラツキを吸収し、かつ熱の放散性を高めることが可能となる。導電金属としては、モジュールの熱放散性及び高周波特性の改善に効果のあるＣｕが好適である。
【００１８】
請求項１０の発明は、請求項６の半導体装置において、再配線が搭載チップ上の平坦化された絶縁膜上に形成され、搭載チップの電極上の絶縁膜の開口部に導電金属が充填されていることを特徴とする。
【００１９】
請求項１０の発明においては、搭載チップの高さバラツキにかかわらず、チップ搭載部の高さを平坦化することが可能となる。
【００２０】
請求項１２の発明は、請求項３の半導体装置において、受動素子が形成され、当該受動素子上に絶縁保護層を介してチップが複数搭載されていることを特徴とする。また、請求項１３の発明は、請求項６記載の半導体装置において、再配線上に絶縁膜を介して受動素子が形成されていることを特徴とする。
【００２１】
請求項１２、１３の発明においては、インターポーザ上又は再配線上にデカプリングコンデンサ系の大容量の受動素子を形成することができ、従来不可能であった大容量の受動素子をオンチップで収納可能なモジュールが実現可能となる。
【００２２】
請求項１４の発明の半導体装置の製造方法は、シリコン基板、金属基板又はガラス基板からなるインターポーザに所定の深さのビアを形成する工程と、インターポーザの表面に導電材の層を形成するとともに、ビアの内部に導電材を埋め込む工程と、導電材の層をエッチングして配線パターンを形成する工程と、インターポーザの配線パターン形成面と反対側の面を研削し、ビアを露出させる工程と、インターポーザの配線パターン形成面と反対側の面上に、ＩＣチップ、もしくはシリコン基板、金属基板又はガラス基板上に形成された受動素子であるチップをフェイスアップで複数搭載する工程と、搭載されたチップ上に絶縁膜を形成する工程と、搭載されたチップ間の再配線パターンを絶縁膜上に形成する工程とを有することを特徴とする。
【００２３】
請求項１４の発明においては、アナログ・デジタルの干渉防止が容易なフェイスアップ構造のマルチチップモジュールを、大容量の受動素子を形成可能なシリコン基板、金属基板又はガラス基板を用いて容易に効率よく生産することができ、大容量の受動素子を有するシステムインパッケージ（ＳｉＰ）構造の高周波デバイスを短リードタイム、低コストで生産することが可能となる。
【００２４】
請求項１５の発明は、請求項１４の製造方法において、インターポーザ上に搭載するチップを予め研削して薄型化する工程を有することを特徴とする。この発明においては、搭載チップの薄型化により、マルチチップモジュールのより一層の小型化が可能となる。
【００２５】
請求項１６の発明は、請求項１４の製造方法において、チップを搭載する前にインターポーザの基板上に受動素子を形成し、その上に絶縁保護層を形成する工程を有することを特徴とする。
【００２６】
請求項１７の発明は、請求項１４の製造方法において、再配線パターン上に受動素子を形成する工程を有することを特徴とする。
【００２７】
請求項１６、１７の発明においては、インターポーザ上又は再配線上にデカプリングコンデンサ系の大容量の受動素子を形成することで、従来不可能であった大容量の受動素子をオンチップで収納可能なモジュールを生産することが可能となる。
【００２８】
請求項１８発明は、請求項１４の製造方法において、搭載されたチップの電極上の絶縁膜を開口するともに、搭載されたチップ間のギャップに充填された絶縁膜を所定径開口してビアを形成する工程と、絶縁膜のビアを含む開口部に導電金属を埋め込む工程と、埋め込まれた導電金属を含む絶縁膜の表面を平坦化する工程とを有することを特徴とする。
【００２９】
請求項１８の発明においては、高さのバラツキのあるチップでも容易に搭載可能となるとともに、熱放散性の高いＳｉＰを実現することが可能となる。
【００３０】
請求項１９の発明は、請求項１４の製造方法において、再配線パターンに外部電極を形成し、該外部電極を除く再配線パターン上にバッファ層を形成する工程を有することを特徴とする。
【００３１】
請求項１９の発明においては、短リードタイム、低コストで生産可能な高信頼性のＳｉＰを実現することが可能となる。
【００３２】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を説明する。
【００３３】
図１に、本発明の一実施の形態の半導体装置を示す。図１に示すように、本実施の形態は、インターポーザとしてシリコン基板１０を用い、ビア１１を有し、受動素子１３が形成されたシリコン基板１０上に、ＩＣチップ２及び受動素子１５がフェイスアップで複数搭載されている。
【００３４】
本実施の形態を、図２〜４に示す製造プロセスに従って、より詳細に説明する。まず、図２に示す製造工程（ａ）〜（ｇ）に従って、シリコン基板１０にビア１１を設けたインターポーザを作成する。
【００３５】
図２（ａ）において、比抵抗率を問わないシリコン基板１０にＳｉＯ２などの絶縁膜１７を形成する。絶縁膜１７の形成は、ＣＶＤ又は酸化炉によりウェーハ状態で行なわれる。
【００３６】
（ｂ）において、シリコン基板１０にビア１１を形成する。ビア１１の形成は、図５に示すように、絶縁膜１７上にレジスト１９を形成し、レジストパターニングによりビア形成エリア３０μｍφをＲＩＥ等のドライエッチングで７０μｍの深さまで削り込む。
【００３７】
（ｃ）において、Ｃｕメッキ又はＣｕペーストの接続材を用いてビア１１の埋め込みを行うとともに、絶縁膜１７上に導体層２１を形成する。その後、（ｄ）に示すように、Ｃｕエッチングによりビア搭載チップとの接続パターンを形成する。
【００３８】
（ｅ）において、接続パターンを形成されたシリコン基板１０上に絶縁膜２３を形成し、シリコン基板１０に外部電極を配置する場合は、ビア１１を含む対応する部分を窓明けして、（ｆ）に示すよう、酸化防止するためにＴｉＡｕメッキ２５を行う。
【００３９】
（ｇ）において、ビア１１を露出させるため、シリコン基板１０の裏面をバックグラインドにより研磨する。これにより、ビア１１を有する厚さ５０μｍ程度のインターポーザが得られる。
【００４０】
本実施の形態では、上記のようにして作成されたインターポーザに受動素子１３を形成し、その上にＩＣチップ２及び受動素子１５をフェイスアップで搭載している。その製造プロセスを図３（ａ）〜（ｄ）及び図４（ａ）〜（ｄ）に従って説明する。
【００４１】
図３（ａ）において、インターポーザのシリコン基板１０上に受動素子１３を形成する。受動素子の形成にあたっては、シリコン基板１０上にＳｉＯ２などの絶縁膜を１０００ｎｍ以上堆積させる。これは、上層の受動素子を形成する際に高誘電体界面の反応防止とシリコン基板内への電磁界の流れを防止させるためである。コンデンサ（Ｃ）形成部分には、下地電極として高誘電体のメタル反応を防止するためＴｉ／Ｐｔ膜を形成した後、高誘電体、例えばＰｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）、チタン酸バリウムストロンチウム（ＢＳＴ）、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）、ＳｒＴｉＯ３（ＳＴＯ）、Ｔａ２Ｏ５等をＣＶＤ、スパッタ等で０．１μｍ以上の厚さに成膜する。高誘電体は結晶化させるために、成膜後、例えば約７００℃の高温処理を行う。抵抗（Ｒ）層としては、抵抗率の大きいＮｉＣｒ、ＴａＮ、Ｗ等をスパッタで形成する。インダクタ（Ｌ）層としては、抵抗率の小さいＣｕをスパッタで形成する。Ｌ，Ｃ，Ｒのパターン例を、図６〜８に示す。パターニングは、ウェットエッチング、ミリング等で行う。
【００４２】
このようにシリコン基板に搭載されるＬ，Ｃは、ＩＣチップ内に搭載できない値のもので、概ね、Ｌは１０ｎＨ以上、Ｃは３０ｐＦ以上のものが選択される。当然、Ｌ，Ｃ，Ｒが単独で形成されることも可能であり、ウェーハ上に、Ｌのみ、Ｃのみ、Ｒのみを形成し、個片化してからシリコン基板上に搭載し、ＩＣチップと再配線で接続することで、比較的小さな素子でも同様のプロセスで形成されることとなる。
【００４３】
図３（ｂ）において、シリコン基板１０上に形成された受動素子１３上にエポキシ樹脂、アクリル系樹脂等により保護層２９を形成した後、複数のＩＣチップ２と受動素子１５をフェイスアップで搭載する。受動素子１５は、前述したような方法でウェーハ上に高誘電体等を形成して作成される。ＩＣチップ２・受動素子１５は、全体の厚さに制約がある場合は、厚さ５０μｍまで削りだしを行う。削りだしはポリシング又はＣＭＰ（化学機械研磨法）で行う。
【００４４】
ＩＣチップ２は、粘着シート又はＵＶシートに貼り付け、フルカットダイシングを行う。ピックアップは、１４０μｍまでは、通常のニードル突き上げを使用する。それ以下では、真空ステージに凸凹がありバキューム穴を持つ治工具をＵＶシート・粘着シートの下から真空引きして水平移動させ、コレットでピックアップを行う。
【００４５】
複数のチップ搭載は、近接ギャップを最大５０μｍで配置する。最大５０μｍとしたのは、搭載チップ・受動素子の厚さを５０μｍまで薄型化したことで、そのギャップ内に絶縁材を充填しビアを形成する場合でも、アスペクト比を１以上としないためである。
【００４６】
図３（ｃ）において、ＩＣチップ２及び受動素子１５を搭載後、搭載部すべてに絶縁材、例えば感光性ＰＩ、ＰＡ、ＢＣＢ、ＰＢＯ等を充填し、搭載部上に絶縁膜３１を形成する。
【００４７】
（ｄ）において、搭載チップ間のギャップとチップ電極上に露光することで、絶縁膜３１の窓開けを行い、Ｃｕメッキを行った後、研削して平坦化処理を行う。これにより、図９に示すように、ギャップ内のＣｕを埋め込まれたビア３３はポスト構造となり、シリコン基板１０上に搭載されるＩＣチップ２や受動素子１５の厚さバラツキを平坦化し吸収することができる。Ｃｕメッキの他にはＡｕスタッドバンプ、導電性ペーストで代替してもよい。
【００４８】
図４（ａ）において、平坦化処理後、搭載チップ・受動素子間の再配線のために、Ｃｕメッキ、パターニングを行う。再配線は、特性インピーダンスコントロールが容易なように、線幅（Ｌ）と間隔（Ｓ）が５μｍ／５μｍまで対応する。この再配線層３５にインダクタ（Ｌ）を形成する場合は、Ｃｕをパターニングする。コンデンサ（Ｃ）を形成する場合は、再配線層３５の上に絶縁膜を形成した後、高誘電体をＣＶＤ又はスパッタ、ゾル−ゲル法で堆積する。再配線層３５の上層は、エポキシ樹脂、アクリル系樹脂等の保護層で封止を行う。
【００４９】
一方、図４（ｂ）に示すように、再配線層３５上に外部電極を形成する場合は、（ｃ）に示すように、外部電極形成部分にＴｉＡｕメッキ３７を行った後、チップサイズパッケージ（ＣＳＰ）構造とするために、エポキシ樹脂、アクリル系樹脂等によりバッファ層３９を形成する。バッファ層３９を形成した後、（ｄ）に示すように、研削し、ＴｉＡｕメッキ３７上にバンプ４１（外部電極）を形成する。これにより、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）又はＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）のＣＳＰ構造を持つシステムインパッケージ（ＳｉＰ）を完成することができる。
【００５０】
上述したように、本実施の形態においては、複数のＩＣチップ及び受動素子をフェイスアップで搭載し、一括再配線を行うことで、チップ配線長が少なく、配線抵抗の小さい、高周波特性に優れたマルチチップモジュールをより小型化された形態で実現することができるとともに、基板上の配線とチップ側の再配線を離間させることができるため、アナログ・デジタルの干渉防止が容易となる。また、高誘電体の結晶化のための高温処理が可能なシリコン基板をマルチチップモジュールのインターポーザとして使用するだけでなく、受動素子の形成に使用することで、コンデンサやインダクタの大容量化が可能となるとともに、デカプリング系の大容量のコンデンサ及びインダクタの必要な高周波デバイスをＳｉＰ構造で実現することができる。さらに、隣接して搭載するチップ間に絶縁材が充填されるギャップを設けてポスト構造のビアを形成することにより、高さバラツキのあるＩＣチップや受動素子の搭載を容易にすることができるとともに、熱放散性に優れたＳｉＰを実現することができる。さらに、ビアを有する基板に薄型化されたチップをフェイスアップで搭載することにより、マルチチップモジュールの薄層化を図り、貼り合わせによる３次元積層化を図ることができる。
【００５１】
なお、本実施の形態では、シリコン基板を用いたが、この他に高誘電体の結晶化のための高温処理が可能な金属基板及びガラス基板をシリコン基板と同様に用いることができる。
【００５２】
本発明の他の実施の形態を図１０、図１２〜１４に示す。図１０は、図１１にブロック図で示すマルチＬＡＮカードをシリコン基板１０上に製作したＳｉＰを示す。図１０に示すように、本発明によれば、シリコン基板上にＲＦモジュールの全てを搭載できるため、生産開始から終了までのリードタイムが短く、低コストかつ高信頼性のＳｉＰを実現することができる。
【００５３】
図１２は、ＩＣチップ２内にビア５０を形成し、シリコン基板１０上に受動素子（Ｌ，Ｃ）を形成した構造を示す。図１３は、インダクタ（Ｌ）を形成したシリコン基板１０上にＩＣチップ２と、シリコン基板上に形成された受動素子を搭載し、再配線３５で接続した構造を示す。図１４は、ビア１１を形成されたシリコン基板１０にＩＣチップ２をフリップチプで接続し、ピッチ変換してＢＧＡ構造を持ち、チップコンデンサ等のチップ部品５１を搭載した構造を示す。
【００５４】
【発明の効果】
上記したように、請求項１の発明によれば、高誘電体の結晶化のための高温処理が可能なシリコン基板、金属基板又はガラス基板上に受動素子を形成することにより、デカプリングコンデンサ系の大容量のコンデンサを作成することができる。
【００５５】
請求項３の発明によれば、インターポーザに高誘電体の結晶化のための高温処理が可能なシリコン基板、金属基板又はガラス基板を用いることにより、デカプリングコンデンサ系の大容量のコンデンサをインターポーザ上に形成することができる。
【００５６】
請求項５、６の発明によれば、ＩＣチップ及び受動素子をフェイスアップで搭載することにより、搭載チップ上で一括再配線することができ、これにより、配線抵抗、配線長を少なくして高周波特性に優れた小型のマルチチップモジュールを実現することができるとともに、搭載チップの再配線を基板上の配線と離間させることができ、アナログ・デジタルの干渉防止が容易なマルチチップモジュールを実現することができる。
【００５７】
請求項８の発明によれば、インターポーザにビアを形成することにより、貼り合わせないし積層可能な構造にすることができる。
【００５８】
請求項９の発明によれば、搭載チップ間のギャップに絶縁体を充填しビアを形成することにより、搭載チップの高さバラツキを吸収することができるチップ搭載部のポスト構造を形成することができるとともに、モジュールの熱放散性を高めることができる。
【００５９】
請求項１０の発明によれば、搭載チップの高さバラツキにかかわらず、一括再配線層が形成されるチップ搭載部の高さを平坦化することができる。
【００６０】
請求項１２、１３の発明によれば、大容量の受動素子を形成できる基板からなるインターポーザ上又はその再配線上に受動素子を形成することにより、大容量の受動素子をオンチップで収納できるマルチチップモジュールを実現することができる。
【００６１】
請求項１４の発明によれば、大容量の受動素子を形成可能なシリコン基板、金属基板又はガラス基板をインターポーザに用いて、ＩＣチップ等をフェイスアップで搭載し、一括再配線することにより、大容量の受動素子を収納でき、アナログ・デジタルの干渉防止が容易なマルチチップモジュールを短リードタイム、低コスト、高信頼性のＳｉＰ構造にて実現することができる。
【００６２】
請求項１５の発明によれば、搭載チップの薄型化を図ることにより、より小型のマルチチップモジュールを作成することができる。
【００６３】
請求項１６、１７の発明によれば、デカプリングコンデンサ系の大容量の受動素子を形成可能なインターポーザ上又は再配線上に受動素子を形成することで、従来不可能であった大容量の受動素子をオンチップで収納可能なモジュールを作成することができる。
【００６４】
請求項１８の発明によれば、搭載チップ間にビアを形成することにより、高さバラツキのある個々のチップ対する対応が容易で、かつ熱放散性に優れたマルチチップモジュールを作成することができる。
【００６５】
請求項１９の発明によれば、大容量の受動素子を形成可能なシリコン基板、金属基板又はガラス基板をインターポーザに用いて、ＩＣチップ等をフェイスアップで搭載し、一括再配線し、その再配線層の上からバッファ層を充填してパッケージングすることにより、基板上に半導体装置の全てを搭載した高信頼性のＳｉＰを短リードタイム、低コストで生産することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体装置を示す断面図である。
【図２】一実施の形態の半導体装置の製造工程（その１）を示す断面図である。
【図３】一実施の形態の半導体装置の製造工程（その２）を示す断面図である。
【図４】一実施の形態の半導体装置の製造工程（その３）を示す断面図である。
【図５】基板にビアを形成する方法を示す断面図である。
【図６】インダクタのパターン例を示す図である。
【図７】コンデンサのパターン例を示す図である。
【図８】抵抗のパターン例を示す図である。
【図９】ポスト構造を示す断面図である。
【図１０】図１１に示すマルチＬＡＮカードに対応する本発明の実施の形態を示す断面図である。
【図１１】マルチＬＡＮカードを示すブロック図である。
【図１２】本発明の他の実施の形態を示す断面図である。
【図１３】本発明のさらに他の実施の形態を示す断面図である。
【図１４】本発明のさらに他の実施の形態を示す断面図である。
【図１５】従来技術を示す図である。
【図１６】従来技術を示す図である。
【図１７】従来技術を示す図である。
【符号の説明】
２……ＩＣチップ、１０……シリコン基板、１１，３３……ビア、１３，１５……受動素子、３５……再配線層

Claims (22)

  1. シリコン基板、金属基板又はガラス基板上に受動素子が形成されてなることを特徴とする半導体装置。
  2. 前記受動素子がデカプリングコンデンサを含むことを特徴とする請求項１記載の半導体装置。
  3. シリコン基板、金属基板又はガラス基板からなるインターポーザ上に、ＩＣチップ、もしくはシリコン基板、金属基板又はガラス基板上に形成された受動素子であるチップが複数搭載されていることを特徴とする半導体装置。
  4. 前記受動素子が、搭載されるインターポーザと同種の基板上に形成されてなることを特徴とする請求項３記載の半導体装置。
  5. 前記チップがフェイスアップで搭載されていることを特徴とする請求項３記載の半導体装置。
  6. 前記インターポーザ上に搭載されたチップ間が再配線によって接続されていることを特徴とする請求項５記載の半導体装置。
  7. 前記再配線が銅からなることを特徴とする請求項６記載の半導体装置。
  8. 前記インターポーザに貫通するビアが形成され、該ビアに導電材が埋め込まれていることを特徴とする請求項３記載の半導体装置。
  9. 前記インターポーザ上の隣接するチップ間に設けられ絶縁材が充填されたギャップに、貫通するビアが形成され、該ビアに導電金属が埋め込まれていることを特徴とする請求項５記載の半導体装置。
  10. 前記再配線のパターン層が前記搭載チップ上の平坦化された絶縁膜上に形成され、前記搭載チップの電極上の絶縁膜の開口部に導電金属が充填されていることを特徴とする請求項６記載の半導体装置。
  11. 前記導電金属が銅であることを特徴とする請求項９又は１０記載の半導体装置。
  12. 前記インターポーザ上に受動素子が形成され、当該受動素子上に絶縁保護層を介して前記チップが複数搭載されていることを特徴とする請求項３記載の半導体装置。
  13. 前記再配線の上に絶縁膜を介して受動素子が形成されていることを特徴とする請求項６記載の半導体装置。
  14. シリコン基板、金属基板又はガラス基板からなるインターポーザに所定の深さのビアを形成する工程と、
    前記インターポーザの表面に導電材の層を形成するとともに前記ビアの内部に導電材を埋め込む工程と、
    前記導電材の層をエッチングして配線パターンを形成する工程と、
    前記インターポーザの配線パターン形成面と反対側の面を研削し、前記ビアを露出させる工程と、
    前記インターポーザの配線パターン形成面と反対側の面上に、ＩＣチップ、もしくはシリコン基板、金属基板又はガラス基板上に形成された受動素子であるチップをフェイスアップで複数搭載する工程と、
    搭載されたチップ上に絶縁膜を形成する工程と、
    搭載されたチップ間の再配線パターンを前記絶縁膜上に形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  15. 前記インターポーザ上に搭載するチップを予め研削して薄型化する工程を有することを特徴とする請求項１４記載の製造方法。
  16. 前記チップを搭載する前に前記インターポーザの基板上に受動素子を形成し、その上に絶縁保護層を形成する工程を有することを特徴とする請求項１４記載の製造方法。
  17. 前記再配線パターン上に受動素子を形成する工程を有することを特徴とする請求項１４記載の製造方法。
  18. 搭載されたチップの電極上の絶縁膜を開口するともに、搭載されたチップ間のギャップに充填された絶縁膜を所定径開口してビアを形成する工程と、
    前記絶縁膜のビアを含む開口部に導電金属を埋め込む工程と、
    埋め込まれた導電金属を含む前記絶縁膜の表面を平坦化する工程と
    を有することを特徴とする請求項１４記載の製造方法。
  19. 前記再配線パターンに外部電極を形成し、該外部電極を除く再配線パターン上にバッファ層を形成する工程を有することを特徴とする請求項１４記載の製造方法。
  20. 前記受動素子が、搭載されるインターポーザと同種の基板上に形成されてなることを特徴とする請求項１４記載の製造方法。
  21. 前記再配線パターンが銅からなることを特徴とする請求項１４記載の製造方法。
  22. 前記導電金属が銅であることを特徴とする請求項１８記載の製造方法。
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