CN1707802A - 背栅FinFET SRAM - Google Patents

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Abstract

公开了一种具有用来控制阈值电压的背栅的紧凑的半导体结构及其制作方法。此半导体结构的制造以直接在下方电隔离层上形成半导体区而开始。然后，在半导体区上形成芯体和隔垫。接着，形成背栅区，此背栅区被背栅隔离层分隔于半导体区并被栅间隔离层覆盖。接着，清除芯体下方的半导体区部分，以便形成邻接被清除半导体区部分的有源区。最后，在被清除的半导体区部分处以及在栅间隔离层上形成主栅区。此主栅区被主栅隔离层分隔于有源区，并被栅间隔离层分隔于背栅区。

Description

背栅FinFET SRAM
技术领域
本发明涉及到背栅晶体管，更确切地说是涉及到用FinFET技术制造的背栅晶体管。
背景技术
在先进的半导体器件中，掺杂剂的起伏正在变成Vt(阈值电压)控制中的一个严重问题。随着半导体器件变得越来越小，Vt控制变得更为困难。一种熟知的解决办法是在半导体器件中采用背栅来控制Vt。这一解决办法的一个严重问题在于，背栅在半导体器件中的使用导致布局复杂性增大，从而导致成本提高。
因此，对于用比较更不复杂的布局来形成背栅的新颖半导体结构，存在着需求。对于制作此新颖半导体结构的方法，也存在着需求。此外，对于提高新颖半导体结构的器件密度，一贯存在着需求。
发明内容
本发明提供了一种半导体结构，它包含：(a)半导体衬底；以及(b)衬底上的N个子结构，N是正整数，N个子结构中的每一个包含：(i)第一和第二FinFET有源区，其中，第一FinFET有源区包括至少第一和第二器件，以及(ii)邻接并夹在第一和第二FinFET有源区之间的背栅区，其中，背栅区被第一和第二器件共用。
本发明还提供了一种制作半导体结构的方法，此方法包含下列步骤：(a)直接在下方电绝缘层上提供半导体区，此半导体区的顶部被芯体和隔垫覆盖；(b)形成背栅区，它被背栅隔离层分隔于半导体区并被栅间隔离层覆盖；(c)清除芯体下方的部分半导体区，以便形成邻接被清除的半导体区部分的有源区；以及(d)在被清除的半导体区部分的位置以及在栅间隔离层上形成主栅区，此主栅区被主栅隔离层分隔于有源区并被栅间隔离层分隔于背栅区。
本发明还提供了一种制作半导体结构的方法，此方法包含下列步骤：(a)提供具有隔离层的衬底，此衬底包括直接在下方电绝缘层顶部上的半导体层；(b)在半导体层的顶部上形成芯体以及第一和第二隔板，此芯体被夹在第一和第二隔板之间；(c)腐蚀未被芯体以及第一和第二隔板覆盖的半导体层部分；(d)在半导体层的暴露表面上形成背栅隔离层；(e)在结构上淀积栅材料，并整平结构的顶部表面，使芯体被暴露；(f)在栅材料上选择性地形成栅间绝缘层，使芯体仍然暴露于大气；(g)清除芯体；(h)腐蚀被清除芯体下方的半导体层，以便形成分别与第一和第二隔垫对准的第一和第二有源区；(i)在栅材料的暴露表面上形成介质层；以及(.j)在结构上淀积栅材料，以便形成主栅区。
附图说明
图1A-1F示出了根据本发明各个实施方案的各个一系列制造步骤之后的半导体结构。
图2示出了采用图1F的半导体结构的另一半导体结构的俯视图。
具体实施方式
图1A-1F示出了根据本发明各个实施方案的各个一系列制造步骤之后的半导体结构100。图1A示出了在SOI(绝缘体上衬底)晶片110和115上形成芯体140以及隔垫130a和130b之后的结构100。在一个实施方案中，SOI晶片110和115可以包含下方的电隔离层110(例如埋置的氧化物层)、直接在下方电隔离层110顶部上的硅层115、以及电隔离层110下方的硅衬底(为简化起见而未示出)。在一个实施方案中，隔垫130a和130b可以包含二氧化硅。芯体140可以包含氮化硅。芯体140以及隔垫130a和130b被用来在后续制造步骤中保护其下方的硅层115部分。此外，隔垫130a和130b被用来在硅层115中确定二个有源区(下面要描述)。
图1B示出了根据本发明实施方案在图1A的结构100上执行腐蚀步骤随之以热氧化步骤之后的结构100。更具体地说，在腐蚀步骤中，未被芯体140以及隔垫130a和130b保护的硅层115部分被腐蚀掉。结果，硅层115(图1A)被变成硅区120(图1B)。在接下来的热氧化步骤中，暴露于大气的硅区120的一些硅材料在高温下与氧发生反应，从而形成背栅隔离层132a和132b。
图1C示出了根据本发明实施方案在图1B的结构100上执行背栅淀积步骤随之以整平步骤和热氧化步骤之后的结构100。更具体地说，在背栅淀积步骤中，栅材料(例如多晶硅)层(未示出)被淀积在图1B的整个结构上。然后，结构100的顶部表面被整平，使芯体140再次被暴露于大气。执行制造步骤的表面被称为顶部表面。此时，栅材料层被变成区域150a、150b、160a、以及160b(其中，区域150a和150b也被示于图2)。然后，在热氧化步骤中，暴露于大气的栅材料层150a、150b、160a、以及160b的一些硅材料在高温下与氧发生反应，从而形成栅间隔离层160a和160b。以下将此多晶硅区域150a和150b分别称为背栅区150a和150b。
图1D示出了根据本发明实施方案从图1C的结构100清除芯体140以及部分硅区120之后的结构100。更具体地说，首先可以示例性地用化学浸入或反应离子刻蚀(RIE)方法腐蚀掉芯体140。然后，例如用RIE腐蚀，典型地用卤素基化学方法，腐蚀掉被清除的芯体140下方的硅区120部分。在此制造步骤中，隔垫130a和130b被用来分别确定各个硅区120a和120b。以下将硅区120a和120b分别称为FinFET有源区120a和120b。
图1E示出了根据本发明实施方案在图1D的结构100上执行热氧化随之以主栅淀积步骤之后的结构100。更具体地说，在热氧化步骤中，暴露于大气的FinFET有源区120a和120b的一些硅材料在高温下与氧发生反应，从而分别形成二氧化硅区134a和134b。以下将此二氧化硅区134a和134b分别称为主栅隔离层134a和134b。然后，在主栅淀积步骤中，栅材料(例如多晶硅)层170被淀积在整个结构100上。然后，如图1F所示，清除部分层170，以便形成主栅区170。
在上述各制造步骤中，可以引入掺杂剂，使得到的FinFET有源区120a和120b能够包含不同的晶体管或器件。图1F的结构100可以包含多个FinFET(鳍场效应晶体管)。由于FinFET有源区120a和120b在晶片上占据很小的面积，故结构100具有比较高的器件密度。
图2示出了采用图1F半导体结构100的半导体结构200的俯视图。更具体地说，图1F示出了沿图2所示1F-1F线的剖面图。为简化起见，在图2中仅仅示出了FinFET有源区(例如FinFET有源区210)以及栅区(例如主栅区170以及背栅区150a和150b)。图2省略了各个隔离层(例如图1F的栅间隔离层160a和160b)。
参照图2，在一个实施方案中，半导体结构200的各个背栅区被二个FinFET有源区共用(亦即邻接)，被夹在二个FinFET有源区之间，并沿二个FinFET有源区延伸。例如，背栅区150a被FinFET有源区210和120a共用，并夹在FinFET有源区210和120a之间。术语“沿某某延伸”意味着背栅区被位于同一个FinFET有源区内的至少二个器件共用。例如，背栅区150a被位于同一个FinFET有源区120a内的至少二个晶体管M4和M7共用。换言之，背栅区150a沿FinFET有源区120a延伸。同样，背栅区150a还被位于同一个FinFET有源区210内的至少二个晶体管M8和M9共用。换言之，背栅区150a沿FinFET有源区210延伸。
在一个实施方案中，共用同一个背栅区的二个FinFET有源区具有相同沟道类型的晶体管。换言之，二个FinFET有源区仅仅具有n沟道晶体管或p沟道晶体管(但不是二者都具有)。例如，FinFET有源区210和120a都仅仅可以具有n沟道(n型)晶体管。
在一个实施方案中，半导体结构200的各个主栅区跨越至少二个FinFET有源区，并与之形成器件(亦即晶体管)。例如，主栅区276跨越至少二个FinFET有源区210和120a，并与之分别形成晶体管M8和M4。同样，主栅区170跨越二个FinFET有源区120a和120b，并与之分别形成晶体管M1和M2。
在一个实施方案中，半导体结构200可以包含多个DRAM(静态随机存取存储器)存储单元。例如，位于4个FinFET有源区120a、120b、212、和214中且邻接(亦即共用)3个背栅区50a、150b、和150c的晶体管M1、M2、M3、M4、M5、和M6可以被电耦合到一起，以便形成一个SRAM存储单元270。通常，SRAM存储单元的一个或多个晶体管可以位于一个有源区内，并共用一个背栅区。还应该指出的是，SRAM存储单元270的结构布局仅仅是SRAM存储单元布局的一个例子。而且，6晶体管的SRAM单元仅仅是SRAM单元的一种类型。通常，SRAM单元可以具有任何数目的晶体管(例如3个，8个，12个等)。不管晶体管的数目如何，SRAM单元可以具有许多不同布局以及共用背栅区使用的选项。
总之，利用沿二个FinFET有源区延伸(亦即平行)并被各具有沿垂直方向跨越的多个主栅的所述二个FinFET有源区共用的各个背栅区，芯片面积得到了有效的使用，同时能够用背栅区来控制器件的Vt。而且，鳍形有源区进一步节省了芯片面积。换言之，本发明使用具有共用背栅的FinFET技术来获得背栅的各种优点，同时保持良好的器件密度和合理的成本。
虽然此处为说明的目的已经描述了本发明的各种特定的实施方案，但许多修正和改变对于本技术领域的熟练人员来说是显而易见的。因此，所附权利要求被认为包罗了本发明构思与范围内的所有这些修正和改变。

Claims (20)

1.一种半导体结构，它包含：
(a)半导体衬底；以及
(b)衬底上的N个子结构，N是正整数，N个子结构中的每一个包含：
(i)第一和第二FinFET有源区，其中，第一FinFET有源区包括至少第一和第二器件，以及
(ii)邻接并夹在第一和第二FinFET有源区之间的背栅区，
其中，背栅区被第一和第二器件共用。
2.权利要求1的半导体结构，其中，第二FinFET有源区包括至少第三和第四器件，且其中，背栅区被第三和第四器件共用。
3.权利要求2的半导体结构，还包含被第一和第三器件共用的第一主栅区。
4.权利要求3的半导体结构，还包含被第二和第四器件共用的第二主栅区。
5.权利要求1的半导体结构，其中，第一和第二FinFET有源区包含同一种沟道类型的半导体器件。
6.权利要求1的半导体结构，其中，N个子结构包含M个SRAM存储单元，M是正整数。
7.权利要求1的半导体结构，其中，N个子结构包含M个逻辑电路，M是正整数。
8.权利要求1的半导体结构，其中，N＞1。
9.一种制作半导体结构的方法，此方法包含下列步骤：
(a)直接在下方电绝缘层上提供半导体区，此半导体区的顶部被芯体和隔垫覆盖；
(b)形成背栅区，它被背栅隔离层分隔于半导体区并被栅间隔离层覆盖；
(c)清除芯体下方的部分半导体区，以便形成邻接被清除的半导体区部分的有源区；以及
(d)在被清除的半导体区部分的位置以及在栅间隔离层上形成主栅区，此主栅区被主栅隔离层分隔于有源区并被栅间隔离层分隔于背栅区。
10.权利要求9的方法，其中，步骤(a)包含：
在半导体层的顶部表面上形成芯体和隔垫；以及
腐蚀未被芯体和隔垫覆盖的半导体层部分。
11.权利要求9的方法，其中，步骤(b)包含：
对暴露于大气的半导体区表面进行氧化以便形成背栅隔离层；
在下方电隔离层上淀积栅材料层，此栅材料层被背栅隔离层分隔于半导体区；
整平栅材料层的顶部表面；以及
对暴露于大气的栅材料层表面进行氧化，以便形成栅间隔离层。
12.权利要求9的方法，其中，步骤(c)包含：
清除芯体；以及
腐蚀被清除的芯体下方的半导体区部分，以便形成有源区。
13.权利要求9的方法，其中，步骤(d)包含：
对暴露于大气的有源区表面进行氧化，以便形成主栅隔离层；以及
在被清除的半导体区部分处以及栅间隔离层上淀积栅材料层，以便形成主栅区。
14.权利要求9的方法，其中，主栅隔离层与有源区之间的界面基本上垂直于结构的顶部表面。
15.权利要求9的方法，其中，背栅隔离层与有源区之间的界面基本上垂直于结构的顶部表面。
16.权利要求9的方法，其中，芯体包含氮化硅。
17.一种制作半导体结构的方法，此方法包含下列步骤：
提供具有隔离层的衬底，此衬底包括直接在下方电绝缘层顶部上的半导体层；
在半导体层的顶部上形成芯体以及第一和第二隔垫，此芯体被夹在第一和第二隔垫之间；
腐蚀未被芯体以及第一和第二隔垫覆盖的半导体层部分；
在半导体层的暴露表面上形成背栅隔离层；
在结构上淀积栅材料，并整平结构的顶部表面，使芯体被暴露；
在栅材料上选择性地形成栅间绝缘层，使芯体仍然暴露于大气；
清除芯体；
腐蚀被清除芯体下方的半导体层，以便形成分别与第一和第二隔垫对准的第一和第二有源区；
在栅材料的暴露表面上形成介质层；以及
在结构上淀积栅材料，以便形成主栅区。
18.权利要求17的方法，其中，在半导体层的暴露表面上形成背栅隔离层的步骤包含对半导体层的暴露表面进行热氧化的步骤。
19.权利要求17的方法，其中，栅材料包含多晶硅。
20.权利要求17的方法，其中，选择性地形成栅间隔离层的步骤包含对栅材料的暴露表面进行热氧化的步骤。
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