CN1139114C - 劈栅闪速存储单元的制造方法 - Google Patents

劈栅闪速存储单元的制造方法 Download PDF

Info

Publication number
CN1139114C
CN1139114C CNB981154255A CN98115425A CN1139114C CN 1139114 C CN1139114 C CN 1139114C CN B981154255 A CNB981154255 A CN B981154255A CN 98115425 A CN98115425 A CN 98115425A CN 1139114 C CN1139114 C CN 1139114C
Authority
CN
China
Prior art keywords
floating grid
semiconductor substrate
film
grid
control gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB981154255A
Other languages
English (en)
Other versions
CN1208957A (zh
Inventor
Сɽ��һ
小山健一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1208957A publication Critical patent/CN1208957A/zh
Application granted granted Critical
Publication of CN1139114C publication Critical patent/CN1139114C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一种劈栅存储单元的制造方法，该存储单元包括源和漏扩散区(6和9)、浮置栅极绝缘膜(2)、浮置栅极(3)、控制栅极绝缘膜(4)、和控制栅极(10)，所述方法包括以下步骤：在半导体衬底(1)的选择区域上依次形成浮置栅极绝缘膜(2)和浮置栅极(3)；在浮置栅极(3)上和半导体衬底(1)的其余面积上形成控制栅极绝缘膜(4)，控制栅极绝缘膜(4)具有与浮置栅极(3)的侧壁接触的侧壁部分；进行第一杂质的离子注入，在半导体衬底(1)的其余面积的第一部分上形成源扩散区(6)；形成与控制栅极绝缘膜(4)的侧壁部分接触的侧壁电极(8)；进行第二杂质的离子注入，在半导体衬底(1)的其余面积的第二部分上，形成与侧壁电极(8)自对准的漏扩散区(9)；和在控制栅极绝缘膜(4)和侧壁电极(8)上形成控制栅极(10)。

Description

劈栅闪速存储单元的制造方法
技术领域
本发明涉及非易失半导体存储器的劈栅闪速存储单元的制造方法。
背景技术
作为非易失半导体存储器，已知的有能够擦除和写入信息或数据的EPROM(可擦编程只读存储器)和闪速存储器。这种非易失半导体存储器是按以下方式制造的。在硅衬底上，淀积栅氧化膜、用于聚集电子的浮置栅电极层、电极间绝缘膜、和用于为每个存储单元形成字线的控制栅极层，并刻图形成包括浮置栅极和在其上层叠的控制栅极的层状结构的栅极。然后，形成源和漏的扩散层和沟道区。之后，形成连接至每个电极的金属布线图形。
在其中每个存储单元具有层状结构的栅极的闪速存储器中，该层状结构包括浮置栅极和在其上层叠的控制栅极，此时存在基于擦除数据的过删除的问题。具体地讲，为了擦除闪速存储器中的数据，在几千个或更多的存储单元中同时去除聚集在浮置栅极中的电子。在此情形中，在各个存储单元之间从浮置栅极去除的电子量有波动。结果，在各个存储单元之间阈值电压波动的变化范围超过1V的数量级。
从上述来看，通常进行闪速存储器中的数据擦除，以使阈值电压降低。但是，如果阈值电压波动，个别存储单元可能呈现耗尽型晶体管特性，以致阈值电压不大于0V。当存在呈现这种耗尽型晶体管特性的个别存储单元时，即使未读取个别存储单元，电流也通过与个别存储单元连接的个别位线连续流动。这使得无法读取在与该个别位线连接的其它存储单元中的数据。
为了消除上述缺点，提出了具有劈栅结构的劈栅存储单元。劈栅存储单元不同于具有普通层状结构的存储单元，其中只有部分沟道区被浮置栅极覆盖，而沟道区的其余部分被控制栅极覆盖。即使浮置栅极中的电子被过度去除，以致直接位于浮置栅极之下的阈值电压不大于0V，直接位于控制栅极之下的阈值电压不从设计者所设计的预定阈值电压变化。因此，劈栅存储单元的整体特性不是耗尽型晶体管特性。
劈栅存储单元例如公开于日本未审查专利申请公开(JP-A)293566/1996，涉及半导体器件、半导体器件制造方法、劈栅晶体管、劈栅晶体管的制造方法、和非易失半导体存储器。
通常，劈栅存储单元布置成具有布图的存储单元阵列，其中字线和位线相互垂直交叉，以致可以根据要求选择特定的存储单元。在制造工艺中，作为位线的铝布线图形布置成与作为字线的控制栅极多晶硅图形垂直交叉。因此，必须形成用于每个存储单元的源/漏扩散层与每个铝布线图形之间电连接的接触孔。这意味着由于接触孔需要额外的面积，所以存储单元占据的存储单元面积增加。因此难以减少存储单元的面积。
为了避免上述问题，提出使用源/漏扩散层作为位线。但是，需要与控制栅极多晶硅图形垂直交叉的源/漏扩散层的形成通常在形成栅极之前。因此，源/漏扩散层不是布置成相对于控制栅极多晶硅图形自对准。结果，存储单元特性随特性布置的精度而波动较大。
本发明的目的在于提供一种劈栅存储单元的制造方法，该方法能够实质上减少由存储单元占据的存储单元面积，并能够抑制存储单元特性的波动。
根据本发明的一个方面，提供一种劈栅存储单元的制造方法，该存储单元包括源和漏扩散区、浮置栅极绝缘膜、浮置栅极、控制栅极绝缘膜、和控制栅极，该方法包括：第一步骤，在半导体衬底的选择区域上依次形成浮置栅极绝缘膜和浮置栅极；第二步骤，在浮置栅极上和半导体衬底的其余面积上形成控制栅极绝缘膜，控制栅极绝缘膜具有与浮置栅极的侧壁接触的侧壁部分；第三步骤，进行第一杂质的离子注入，在半导体衬底的其余面积的第一部分上形成源扩散区；第四步骤，形成与控制栅极绝缘膜的侧壁部分接触的侧壁电极；第五步骤，进行第二杂质的离子注入，在半导体衬底的其余面积的第二部分上，形成与侧壁电极自对准的漏扩散区；和第六步骤，在控制栅极绝缘膜和侧壁电极上形成控制栅极；其中所述第三步骤包括以下步骤：进行所述第一杂质的离子注入，在所述半导体衬底的其余区域的所述第一部分上，形成所述源扩散区，所述半导体衬底的其余区域的所述第二部分由光刻胶图形掩盖。
根据本发明的另一发明，提供了一种劈栅存储单元的制造方法，该存储单元包括源和漏扩散区、浮置栅极绝缘膜、浮置栅极、控制栅极绝缘膜、和控制栅极，所述方法包括：第一步骤，在半导体衬底的选择区域上依次形成所述浮置栅极绝缘膜和所述浮置栅极；第二步骤，在所述浮置栅极上和所述半导体衬底的其余区域上形成控制栅极绝缘膜，所述控制栅极绝缘膜具有与所述浮置栅极的侧壁接触的侧壁部分；第三步骤，进行第一杂质的离子注入，在半导体衬底的所述其余区域的第一部分之下形成所述源和所述漏的扩散区之一；第四步骤，形成与控制栅极绝缘膜的所述侧壁部分接触的侧壁电极；第五步骤，进行第二杂质的离子注入，在半导体衬底的所述其余区域的第二部分之下，形成与所述侧壁电极自对准的所述源和所述漏的扩散区中不同的一个；和第六步骤，在所述控制栅极绝缘膜和所述侧壁电极上形成所述控制栅极；其中所述第三步骤包括以下步骤：进行所述第一杂质的离子注入，在所述半导体衬底的其余区域的所述第一部分上，形成源和漏扩散区中所述之一，所述半导体衬底的其余区域的所述第二部分由光刻胶图形掩盖。
附图说明
图1A～1D是说明劈栅闪速存储单元的传统制造方法的侧剖面图，分别对应于浮置栅极多晶硅图形形成步骤、光刻胶图形形成步骤、源扩散层形成步骤、和位线铝布线图形形成步骤。
图2A～2E是说明根据本发明一个实施例的劈栅闪速存储单元的制造方法的侧剖面图，分别对应于浮置栅极多晶硅图形形成步骤、第一扩散层图形形成步骤、侧壁多晶硅膜形成步骤、第二扩散层形成步骤、控制栅极多晶硅膜形成步骤。
具体实施方式
为了有助于对本发明的理解，以下将参考图1A～1D首先说明劈栅闪速存储单元的传统制造方法。
参见图1A，将说明浮置栅极多晶硅图形形成步骤。在具有用于在其上的器件隔离的绝缘膜(未示出)的硅衬底上，通过热氧化形成厚100埃的隧道栅极氧化膜22。在隧道栅极氧化膜22上，采用CVD(化学汽相淀积)形成厚15O0埃的浮置栅极多晶硅薄膜23。之后，利用光刻法和多晶硅干法腐蚀对浮置栅极多晶硅薄膜23构图，获得浮置栅极多晶硅图形。
接着，参见图1B，将说明光刻胶图形形成步骤。通过已有的选择性腐蚀技术，把除位于浮置栅极多晶硅薄膜23之下的部分之外的隧道栅极氧化薄膜22去除。在形成在硅衬底21之上的隧道栅极氧化薄膜22和浮置栅极多晶硅薄膜23上，依次形成作为绝缘膜的氧化硅膜24和控制栅极多晶硅膜27，厚度分别为100埃和1500埃。之后，形成厚1微米的条状光刻胶图形25，覆盖浮置栅极多晶硅膜23的部分以及无浮置栅极多晶硅膜23的部分面积。
接着参见图1C，将说明源扩散层形成步骤。采用光刻胶图形25作为掩模，通过干法腐蚀把控制栅极多晶硅膜27构成条状图形，形成控制栅极多晶硅图形30。然后，去除光刻胶图形25，之后注入砷(As)作为杂质，形成源和漏区扩散层26和29。
参见图1D，将说明位线铝布线图形形成步骤。在整个表面上形成绝缘膜，覆盖在硅衬底21上形成的这些图形。在绝缘膜中形成接触孔31，引至存储单元的漏扩散层29。之后，形成厚5000埃的位线铝布线图形32，与最终起存储单元阵列的字线作用的条状控制栅极多晶硅图形30垂直交叉。
通常，劈栅存储单元布置成具有布图的存储单元阵列，其中字线和位线相互垂直交叉，以致可以根据要求选择特定的存储单元。在制造工艺中，作为位线的铝布线图形布置成与作为字线的控制栅极多晶硅图形垂直交叉。因此，必须形成用于每个存储单元的源/漏扩散层与每个铝布线图形之间电连接的接触孔。这意味着由于接触孔需要额外的面积，所以存储单元占据的存储单元面积增加。因此难以减少存储单元的面积。
为了避免上述问题，提出使用漏扩散层29作为位线。但是，需要与控制栅极多晶硅图形30垂直交叉的漏扩散层29的形成通常在形成栅极之前。因此，漏扩散层29不是布置成相对于控制栅极多晶硅图形30自对准。结果，存储单元特性随特性布置的精度而波动较大。
以下将参考图2A～2E说明根据本发明一个实施例的劈栅闪速存储单元的制造方法。在此实施例中，半导体膜、栅氧化膜、绝缘膜、和半导体衬底分别包括硅膜、氧化硅膜、和硅衬底。
首先参见图2A，说明浮置栅极多晶硅图形形成步骤。硅衬底1设置有通过LOCOS(硅的局部氧化)分隔形成的器件隔离区。在硅衬底1上，通过热氧化在器件区形成厚100埃的隧道栅氧化膜2。之后，通过CVD形成厚2000埃的浮置栅极多晶硅膜3。然后，利用光刻法和多晶硅干腐蚀法对浮置栅极多晶硅膜3构图成为条状图形，获得浮置栅极多晶硅图形。
接着参见图2B，说明第一扩散层形成步骤。通过已有的选择性腐蚀技术，把除了位于浮置栅极多晶硅膜3之下的部分之外的隧道栅极氧化膜2去除。作为硅衬底1之上的浮置栅极与控制栅极之间的绝缘膜，和作为劈栅面积中的栅绝缘膜，通过热氧化形成厚180埃的氧化硅膜4。然后，在漏扩散层区和与其相邻的浮置栅极多晶硅膜3的部分上，形成光刻胶图形5。以光刻胶图形5作为掩膜，进行砷离子注入形成源扩散层6。
参见图2C，说明侧壁多晶硅薄膜形成步骤。去除光刻胶图形5之后，淀积厚2000埃的多晶硅膜7，进行各向异性干腐蚀。由此，在浮置栅极多晶硅膜3的侧壁上形成侧壁多晶硅薄膜8。
参见图2D，说明第二扩散层形成步骤。以浮置栅极多晶硅膜3和侧壁多晶硅薄膜8作为掩膜，进行砷离子注入形成漏扩散层9。
参见图2E，说明控制栅极多晶硅膜形成步骤。在与侧壁多晶硅薄膜8电连接的硅衬底1上形成控制栅极多晶硅膜10。
此外，作为控制栅极图形形成步骤，利用光刻法和多晶硅干腐蚀法，把控制栅极多晶硅膜10和侧壁多晶硅薄膜8构图成为与浮置栅极多晶硅膜3垂直的条状图形，获得用做字线的控制栅极图形。
最后，作为浮置栅极形成步骤，以控制栅极图形作为掩膜，对氧化硅膜4和浮置栅极多晶硅膜3分别进行氧化硅干腐蚀和多晶硅干腐蚀。于是，对浮置栅极多晶硅膜3构图获得浮置栅极。
按照上述方法，漏扩散层9用做位线，以致不需要引至存储单元的漏电极的接触孔。因此，减少了存储单元占据的存储单元面积。此外，形成源扩散层6和漏扩散层9，与浮置栅极多晶硅图形自对准。这使得可以抑制存储单元特性的波动。
在上述实施例中，源扩散层6和漏扩散层9可以对调。
在源扩散层6和漏扩散层9对调的情形，按以下方式改进上述工艺。具体地讲，在第一扩散层形成步骤中，进行离子注入，形成具有在由光刻胶图形5掩盖的硅衬底1上的源扩散层区的漏扩散层。在第二扩散层形成步骤中，进行离子注入，形成具有用做掩膜的浮置栅极多晶硅膜3和侧壁多晶硅薄膜8的源扩散层6。
通过使用上述方法，与浮置栅极自对准地形成存储单元中的源扩散层6和漏扩散层9或者源/漏扩散层的同时，形成作为劈栅区中的控制栅极的侧壁多晶硅薄膜8、作为源线的扩散层布线图形和与作为字线的控制栅极垂直的位线。因此，不需要接触孔连接位线和漏扩散层。因此，可以实质上减少存储单元占据的存储单元面积，抑制存储单元特性的波动。

Claims (10)

1.一种劈栅存储单元的制造方法，该存储单元包括源和漏扩散区(6和9)、浮置栅极绝缘膜(2)、浮置栅极(3)、控制栅极绝缘膜(4)、和控制栅极(10)，所述方法包括：
第一步骤，在半导体衬底(1)的选择区域上依次形成所述浮置栅极绝缘膜(2)和所述浮置栅极(3)；
第二步骤，在所述浮置栅极(3)上和所述半导体衬底(1)的其余区域上形成控制栅极绝缘膜(4)，所述控制栅极绝缘膜(4)具有与所述浮置栅极(3)的侧壁接触的侧壁部分；
第三步骤，进行第一杂质的离子注入，在半导体衬底(1)的所述其余区域的第一部分形成所述源扩散区(6)；
第四步骤，形成与控制栅极绝缘膜(4)的所述侧壁部分接触的侧壁电极(8)；
第五步骤，进行第二杂质的离子注入，在半导体衬底(1)的所述其余区域的第二部分形成与所述侧壁电极(8)自对准的所述漏扩散区(9)；和
第六步骤，在所述控制栅极绝缘膜(4)和所述侧壁电极(8)上形成所述控制栅极(10)；
其中所述第三步骤包括以下步骤：
进行所述第一杂质的离子注入，在所述半导体衬底(1)的其余区域的所述第一部分形成所述源扩散区(6)，所述半导体衬底(1)的其余区域的所述第二部分和与之相邻的所述浮置栅极(3)的一部分由光刻胶图形(5)掩盖。
2.根据权利要求1的方法，其中所述浮置栅极(3)、所述侧壁电极(8)、所述控制栅极(10)中的每个均为多晶硅膜。
3.根据权利要求1的方法，其中所述第一步骤包括以下步骤：
在所述半导体衬底(1)上形成所述浮置栅极绝缘膜(2)；
在所述栅极绝缘膜(2)上选择地形成所述浮置栅极(3)；
去除除了位于所述浮置栅极(3)之下部分之外的所述浮置栅极绝缘膜(2)。
4.根据权利要求1的方法，其中所述第四步骤包括以下步骤：
在控制栅极膜(4)上淀积多晶硅膜(7)；
各向异性腐蚀所述多晶硅膜(7)，以使与控制栅极膜(4)的所述侧壁部分接触的所述多晶硅膜(7)的部位保留为所述侧壁电极(8)。
5.根据权利要求1的方法，其中所述第五步骤包括以下步骤：
进行所述第二杂质的离子注入，在所述半导体衬底(1)的其余区域的所述第二部分上，形成所述漏扩散区(9)，所述侧壁电极(8)用做部分掩膜。
6.一种劈栅存储单元的制造方法，该存储单元包括源和漏扩散区、浮置栅极绝缘膜(2)、浮置栅极(3)、控制栅极绝缘膜(4)、和控制栅极(10)，所述方法包括：
第一步骤，在半导体衬底(1)的选择区域上依次形成所述浮置栅极绝缘膜(2)和所述浮置栅极(3)；
第二步骤，在所述浮置栅极(3)上和所述半导体衬底(1)的其余区域上形成控制栅极绝缘膜(4)，所述控制栅极绝缘膜(4)具有与所述浮置栅极(3)的侧壁接触的侧壁部分；
第三步骤，进行第一杂质的离子注入，在半导体衬底(1)的所述其余区域的第一部分形成所述源和所述漏的扩散区之一；
第四步骤，形成与控制栅极绝缘膜(4)的所述侧壁部分接触的侧壁电极(8)；
第五步骤，进行第二杂质的离子注入，在半导体衬底(1)的所述其余区域的第二部分形成与所述侧壁电极(8)自对准的所述源和所述漏的扩散区中不同的一个；和
第六步骤，在所述控制栅极绝缘膜(4)和所述侧壁电极(8)上形成所述控制栅极(10)；
其中所述第三步骤包括以下步骤：
进行所述第一杂质的离子注入，在所述半导体衬底(1)的其余区域的所述第一部分形成源和漏扩散区中所述之一，所述半导体衬底(1)的其余区域的所述第二部分和与之相邻的所述浮置栅极(3)的一部分由光刻胶图形(5)掩盖。
7.根据权利要求6的方法，其中所述浮置栅极(3)、所述侧壁电极(8)、所述控制栅极(10)中的每个均为多晶硅膜。
8.根据权利要求6的方法，其中所述第一步骤包括以下步骤：
在所述半导体衬底(1)上形成所述浮置栅极绝缘膜(2)；
在所述栅极绝缘膜(2)上选择地形成所述浮置栅极(3)；
去除除了位于所述浮置栅极(3)之下部分之外的所述浮置栅极绝缘膜(2)。
9.根据权利要求6的方法，其中所述第四步骤包括以下步骤：
在控制栅极膜(4)上淀积多晶硅膜(7)；
各向异性腐蚀所述多晶硅膜(7)，以使与控制栅极膜(4)的所述侧壁部分接触的所述多晶硅膜(7)的部位保留为所述侧壁电极(8)。
10.根据权利要求6的方法，其中所述第五步骤包括以下步骤：
进行所述第二杂质的离子注入，在所述半导体衬底(1)的其余区域的所述第二部分上，形成源和漏扩散区中不同的一个，所述侧壁电极(8)用做部分掩膜。
CNB981154255A 1997-06-04 1998-06-04 劈栅闪速存储单元的制造方法 Expired - Fee Related CN1139114C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP146784/97 1997-06-04
JP9146784A JP2980171B2 (ja) 1997-06-04 1997-06-04 スプリットゲート型フラッシュメモリセルの製造方法
JP146784/1997 1997-06-04

Publications (2)

Publication Number Publication Date
CN1208957A CN1208957A (zh) 1999-02-24
CN1139114C true CN1139114C (zh) 2004-02-18

Family

ID=15415465

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB981154255A Expired - Fee Related CN1139114C (zh) 1997-06-04 1998-06-04 劈栅闪速存储单元的制造方法

Country Status (4)

Country Link
US (1) US6013552A (zh)
JP (1) JP2980171B2 (zh)
KR (1) KR100269509B1 (zh)
CN (1) CN1139114C (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100317531B1 (ko) * 1999-02-03 2001-12-22 윤종용 플래시 메모리소자 및 그 제조방법
US6232180B1 (en) * 1999-07-02 2001-05-15 Taiwan Semiconductor Manufacturing Corporation Split gate flash memory cell
US6242309B1 (en) * 2000-06-01 2001-06-05 United Microelectronics Corp. Method of forming a split gate flash memory cell
EP1376698A1 (en) * 2002-06-25 2004-01-02 STMicroelectronics S.r.l. Electrically erasable and programable non-volatile memory cell
KR100671607B1 (ko) * 2002-07-09 2007-01-18 주식회사 하이닉스반도체 플래시 메모리 제조방법
US20050045939A1 (en) * 2003-08-27 2005-03-03 Eungjoon Park Split-gate memory cell, memory array incorporating same, and method of manufacture thereof
CN102169882B (zh) * 2010-02-26 2015-02-25 苏州东微半导体有限公司 半导体存储器器件及其制造方法
TWI590388B (zh) * 2016-04-12 2017-07-01 新唐科技股份有限公司 記憶體裝置及其形成方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2616576B1 (fr) * 1987-06-12 1992-09-18 Commissariat Energie Atomique Cellule de memoire eprom et son procede de fabrication
US5268585A (en) * 1991-07-01 1993-12-07 Sharp Kabushiki Kaisha Non-volatile memory and method of manufacturing the same
JPH06163923A (ja) * 1992-11-25 1994-06-10 Sharp Corp 不揮発性メモリの製造方法
JP2601226B2 (ja) * 1994-11-11 1997-04-16 日本電気株式会社 不揮発性半導体記憶装置のメモリセルの形成方法
US5880499A (en) * 1994-11-11 1999-03-09 Nec Corporation Memory cell of a nonvolatile semiconductor device
JP3133667B2 (ja) * 1995-02-23 2001-02-13 三洋電機株式会社 スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ

Also Published As

Publication number Publication date
US6013552A (en) 2000-01-11
JP2980171B2 (ja) 1999-11-22
KR19990006659A (ko) 1999-01-25
KR100269509B1 (ko) 2000-10-16
JPH10335498A (ja) 1998-12-18
CN1208957A (zh) 1999-02-24

Similar Documents

Publication Publication Date Title
JP2921653B2 (ja) トレンチ・メモリ構造及びこれの製造方法
KR101032266B1 (ko) 스케일링가능 자체정렬 듀얼 플로팅 게이트 메모리 셀 어레이 및 이 어레이를 형성하기 위한 방법
CN100492616C (zh) 形成存储器件的方法
KR100331298B1 (ko) 반도체 기억장치와 그 제조방법
CN1043102C (zh) 形成半导体器件微细接触的方法
KR100348834B1 (ko) 반도체 기억 장치의 제조 방법
CN1707776A (zh) 具有记忆胞的元件及具有记忆胞阵列的元件的制造方法
CN1139114C (zh) 劈栅闪速存储单元的制造方法
KR100227625B1 (ko) 반도체 소자의 테스트 패턴 제조방법
KR100525005B1 (ko) 스플릿 게이트형 플래쉬 메모리 소자 및 그 제조방법
US6893917B2 (en) Structure and fabricating method to make a cell with multi-self-alignment in split gate flash
US7465631B2 (en) Method of fabricating a non-volatile memory device
US6887756B2 (en) Method of forming flash memory with protruded floating gate
KR19990007264A (ko) 반도체 메모리 소자 및 그 제조방법
CN1287458C (zh) 分离栅极闪存单元及其制造方法
US20240162315A1 (en) Non-volatile memory device
CN1992174A (zh) 用于制造闪存单元的方法
CN1153298C (zh) 低电压快速存储单元及其制造方法
KR100294693B1 (ko) 비휘발성메모리및그의제조방법
KR19980053442A (ko) 플래쉬 메모리 셀 제조방법
KR100702778B1 (ko) 플래쉬 메모리 소자의 제조방법
JP2985845B2 (ja) 半導体装置およびその製造方法
JP4363776B2 (ja) 半導体装置及びその製造方法
CN1477712A (zh) 存储器件的结构及其制造方法
CN101345217A (zh) 非易失性存储器的制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: NEC ELECTRONICS TAIWAN LTD.

Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD.

Effective date: 20030328

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20030328

Address after: Kawasaki, Kanagawa, Japan

Applicant after: NEC Corp.

Address before: Tokyo, Japan

Applicant before: NEC Corp.

C14 Grant of patent or utility model
GR01 Patent grant
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee