CN101859777A - 非易失性存储器及其制造工艺 - Google Patents

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Abstract

一种非易失性存储器及其制造工艺，该非易失性存储器包括基底、隔离结构、浮置栅极以及隧穿层。隔离结构配置在基底中且突出于基底，浮置栅极为位在突出于基底的隔离结构的侧壁上的导体间隙壁，以及隧穿层位在每一浮置栅极与基底之间。另，也叙述一种非易失性存储器的制造工艺，包括在基底中形成突出于基底的隔离结构、在基底上形成隧穿层以及接着形成浮置栅极，其中浮置栅极为形成在突出于基底的隔离结构的侧壁上的导体间隙壁。

Description

非易失性存储器及其制造工艺
技术领域
本发明涉及一种半导体元件及其制造工艺，且特别是涉及一种浮置栅极结构、非易失性存储器结构以及制造非易失性存储器的制造工艺。
背景技术
由于非易失性存储元件具有小尺寸、高操作速度以及在不提供电源时能够保存数据的能力，因此非易失性存储元件被广泛地应用于储存数据的各种电子产品中。大部分现有的非易失性元件是使用浮置栅极来储存数据，且当工艺线宽为40纳米或更大时，浮置栅极会具有矩形剖面。然而，如在下文中将解释，当以现有的光光刻极限将线宽缩小至约30纳米或是在未来能够得到更小的线宽时，则必须改变浮置栅极的剖面形状。
图1A至图1C绘示为已知非易失性存储器的浮置栅极在元件线宽越来越小时的剖面形状的演化。
请参照图1A至图1C，为了形成存储器，在基底100上形成隧穿层110与多晶硅层(未绘示)，接着以掩模层(未绘示)为掩模，蚀刻多晶硅层、隧穿层110以及基底100以形成浮置栅极120与沟槽128。在以绝缘层填满沟槽128以形成隔离结构130后，在浮置栅极120上形成层间介电层140与字线150。
在此非易失性存储器中，字线150必需延伸于浮置栅极120之间，以将栅极-浮置栅极电容控制成大于浮置栅极-基底电容且由此得到用以正常操作存储器的充分栅耦合率(GCR)。由于层间介电层140的厚度通常厚达约12纳米，因此当线宽缩小至接近或小于层间介电层140的两倍厚度时，为了利于在两个浮置栅极120之间填满层间介电层140，则必需使浮置栅极120的侧壁倾斜。如图1B至图1C所示，当工艺线宽越小时，则浮置栅极120的侧壁的倾斜角越大。
然而，由于用以定义浮置栅极120的掩模层图案的宽度与浮置栅极120的底部宽度相同，因此难以控制用以形成浮置栅极120的倾斜侧壁的蚀刻工艺，且当倾斜角越大时，越难控制上述工艺。
发明内容
因此，本发明提供一种非易失性存储器的浮置栅极结构。
本发明另提供一种包括本发明的浮置栅极结构的非易失性存储器。
本发明又提供一种非易失性存储器的制造工艺。
本发明的浮置栅极结构包括导体间隙壁，导体间隙壁配置在突出于基底的隔离结构的侧壁上且与基底绝缘。
在一实施例中，导体间隙壁通过隧穿层与基底绝缘。
在一实施例中，非易失性存储器具有小于30纳米的关键尺寸。
本发明的非易失性存储器包括基底、多个第一隔离结构、多个浮置栅极以及隧穿层。第一隔离结构配置在基底中且突出于基底。浮置栅极为位于突出于基底的第一隔离结构的侧壁上的第一导体间隙壁。隧穿层位于每一浮置栅极与基底之间。
在一实施例中，上述的非易失性存储器还包括多个第二隔离结构。第二隔离结构的高度低于第一隔离结构的高度，其中浮置栅极在列方向与行方向上排列，每一第一与第二隔离结构在行方向上延伸，第一隔离结构与第二隔离结构在列方向上交替排列，以及每一第二隔离结构位于两行浮置栅极之间，其中两行浮置栅极分别位于两相邻的第一隔离结构的两相对侧壁上。
在一实施例中，上述的非易失性存储器还包括一列选择栅极，一列选择栅极为位于第一隔离结构的侧壁上的第二导体间隙壁。
在一实施例中，上述的非易失性存储器具有小于30纳米的关键尺寸。
在一些实施例中，上述的浮置栅极在列方向与行方向上排列，且每一第一隔离结构在行方向上延伸，且上述的非易失性存储器还包括多个字线与栅间介电层，其中每一字线配置在一列浮置栅极上，栅间介电层配置在每一浮置栅极与在浮置栅极上的字线之间。
在具有栅间介电层与字线的一实施例中，上述的非易失性存储器还包括多个第二隔离结构，第二隔离结构的高度低于第一隔离结构的高度且第二隔离结构在行方向上延伸，其中第一隔离结构与第二隔离结构在列方向上交替排列，每一第二隔离结构位于两行浮置栅极之间，其中两行浮置栅极分别位于两相邻的第一隔离结构的两相对侧壁上，以及每一第一与第二隔离结构的宽度等于或小于在浮置栅极上的栅间介电层的二倍厚度。
在具有栅间介电层与字线的一实施例中，上述的非易失性存储器还包括一列选择栅极与选择线。一列选择栅极为位于突出于基底的第一隔离结构的侧壁上的第二导体间隙壁。选择线配置在一列选择栅极上且接触一列选择栅极。
本发明的非易失性存储器的制造工艺如下。在基底中形成突出于基底的多个第一隔离结构、在基底上形成隧穿层以及接着形成多个浮置栅极，其中浮置栅极为在突出于基底的第一隔离结构的侧壁上的第一导体间隙壁。
在一实施例中，上述的制造工艺还包括在形成第一隔离结构的步骤中，形成高度低于第一隔离结构的多个第二隔离结构。浮置栅极在列方向与行方向上排列。每一第一与第二隔离结构在行方向上延伸。第一隔离结构与第二隔离结构在列方向上交替排列。每一第二隔离结构位于两行浮置栅极之间，其中两行浮置栅极分别位于两相邻的第一隔离结构的两相对侧壁上。
可以下列步骤形成第一与第二隔离结构。以图案化掩模层为蚀刻掩模，在基底中形成多个沟槽，其中图案化掩模层中具有对应于沟槽的间隙。以多个绝缘层填满沟槽与间隙。使部分绝缘层凹陷，因此凹陷的绝缘层与未凹陷的绝缘层交替排列。移除图案化掩模层，使未凹陷的绝缘层形成第一隔离结构且凹陷的绝缘层形成第二隔离结构。
在一实施例中，上述的制造工艺还包括在形成浮置栅极的步骤中，在第一隔离结构的侧壁上形成一列选择栅极，其中一列选择栅极为第二导体间隙壁。
在一实施例中，上述的非易失性存储器具有小于30纳米的关键尺寸。
在一实施例中，以下列步骤形成上述的浮置栅极。在突出于基底的第一隔离结构的侧壁上形成多个导体间隙壁柱，且接着图案化导体间隙壁柱。在浮置栅极在列方向与行方向上排列且每一第一隔离结构在行方向上延伸的实例中，上述的制造工艺还包括：在形成导体间隙壁柱之后且在图案化导体间隙壁柱之前，在基底上形成栅间介电层，以及在栅间介电层上形成在列方向上延伸的多个字线，其中沿着字线图案化导体间隙壁柱，使每一字线配置在一列浮置栅极上。
在形成栅间介电层与字线的实施例中，上述的工艺还包括在形成第一隔离结构的步骤中，形成高度低于第一隔离结构且在行方向上延伸的多个第二隔离结构。第一隔离结构与第二隔离结构在列方向上交替排列。每一第二隔离结构位于两行浮置栅极之间，其中两行浮置栅极分别位于两相邻的第一隔离结构的两相对侧壁上。每一第一与第二隔离结构的宽度等于或小于在浮置栅极上的栅间介电层的二倍厚度。
在形成栅间介电层与字线的实施例中，制造工艺还包括下列步骤。在图案化导体间隙壁柱的步骤中，在突出于基底的第一隔离结构的侧壁上形成一列选择栅极，其中一列选择栅极为第二导体间隙壁。在形成栅间介电层的步骤之后且在形成字线的步骤之前，移除位于部分导体间隙壁柱上的部分栅间介电层，以至少暴露每一所述的部分导体间隙壁柱的一部分，其中所述的部分导体间隙壁柱预定形成一列选择栅极。在形成字线的步骤中，形成位于所述的部分导体间隙壁柱上且与其接触的选择线。在此步骤中，亦沿着选择线图案化导体间隙壁柱，以同时形成一列选择栅极与浮置栅极。
在本发明中，由于为导体间隙壁的浮置栅极的顶表面为倾斜的，所以导体间隙壁的面向字线的顶表面的面积总是会大于其面向基底的底表面的面积。因此，即使当栅间介电层填满两相对浮置栅极的侧壁之间的间隙，也能够得到用以正常操作存储器的充分栅耦合率。因此，不需要像在已知非易失性存储器工艺中形成倾斜的浮置栅极，且因此不会遭遇到难以控制浮置栅极的蚀刻工艺的问题，就能够将介于两相对浮置栅极之间的隔离结构的宽度缩小至等于或小于栅间介电层的两倍厚度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1A至图1C绘示为已知非易失性存储器的浮置栅极在元件线宽越来越小时的剖面形状的演化。
图2至图8为根据本发明的实施例的一种非易失性存储器的制造工艺，其中图2为俯视图及沿A-A’线的剖面图，图3为俯视图及沿A-A’线的剖面图，图4为沿A-A’线的剖面图，图5为俯视图及沿A-A’线的剖面图，图6为沿A-A’线的剖面图，图7为俯视图及沿B-B’线的剖面图，图8为俯视图、沿A-A’线的剖面图以及沿B-B’线的剖面图，且图8亦为根据本发明的实施例的一种浮置栅极结构与一种非易失性存储器。
附图标记说明
100：基底
110：隧穿层
120：浮置栅极
128：沟槽
130：隔离结构
140：层间介电层
150：字线
200：基底
202：图案化掩模层
203：间隙
204：沟槽
206：绝缘层
206a：绝缘层、第一隔离结构
206b：绝缘层、第二隔离结构
208：图案化光致抗蚀剂层
210：隧穿层
212：导体间隙壁柱
212’：部分
212a：浮置栅极
212b：选择栅极
214：栅间介电层
216：图案化光致抗蚀剂层
220a：字线
220b：选择线
具体实施方式
图2至图8为根据本发明的实施例的一种非易失性存储器的制造工艺，其中图2为俯视图及沿A-A’线的剖面图，图3为俯视图及沿A-A’线的剖面图，图4为沿A-A’线的剖面图，图5为俯视图及沿A-A’线的剖面图，图6为沿A-A’线的剖面图，图7为俯视图及沿B-B’线的剖面图，图8为俯视图、沿A-A’线的剖面图以及沿B-B’线的剖面图，且图8亦为根据本发明的实施例的一种浮置栅极结构与一种非易失性存储器。
请参照图2，在半导体基底200上形成图案化掩模层202，图案化掩模层202中具有用以定义隔离沟槽的间隙203。半导体基底200例如是单晶硅晶片。接着，以图案化掩模层202为掩模，蚀刻基底200以在基底200中形成沟槽204，且以诸如氧化硅的绝缘材料填满沟槽204与间隙203，以形成多个绝缘层206。形成绝缘层206的方法包括在基底200上形成填满沟槽204与间隙203的绝缘材料层，且接着移除沟槽204与间隙203外的绝缘材料。
请参照图3，在基底200上形成图案化光致抗蚀剂层208，以覆盖部分绝缘层206，且接着以图案化光致抗蚀剂层208为掩模，通过蚀刻使暴露的绝缘层206b凹陷。图案化光致抗蚀剂层208的形成方式使得未凹陷的绝缘层206a与凹陷的绝缘层206b交替排列。此处，在形成浮置栅极与在未凹陷的绝缘层206a的侧壁上形成为导体间隙壁的选择栅极的后续步骤中，绝缘层206b的凹陷使得导体间隙壁不会形成在凹陷的绝缘层206b的侧壁上。
请参照图4，移除光致抗蚀剂层208与图案化掩模层202，使得未凹陷的绝缘层206a形成突出于基底200的第一隔离结构，且凹陷的绝缘层206b形成高度低于第一隔离结构206a的第二隔离结构。接着在暴露的基底200表面上形成隧穿层210。隧穿层210可以是氧化层，在电容电压测量中，隧穿层210通常具有6-9纳米的厚度，优选为约8纳米。
请参照图5，在第一隔离结构206a的侧壁上形成多个导体间隙壁柱212。导体间隙壁柱212的形成方法例如是在基底200上沉积共形导体层(未绘示)且进行各向异性蚀刻以移除在第一与第二隔离结构206a、206b上的部分共形导体层。
请参照图6，在基底200上形成诸如氧氮氧(ONO)复合层的栅间介电层214，以覆盖导体间隙壁柱212。当栅间介电层214为氧氮氧复合层时，在电容电压测量中，栅间介电层214的厚度可能在9-15纳米的范围内，且通常为约12纳米。
请参照图7，在基底200上形成图案化光致抗蚀剂层216，且暴露在导体间隙壁柱212的部分212’上的栅间介电层214，其中导体间隙壁柱212的部分212’预定形成选择栅极。接着，以光致抗蚀剂层216为掩模，通过各向异性蚀刻218移除在导体间隙壁柱212的部分212’上的部分栅间介电层214，如此一来至少暴露每一部分212’的一部分，以连结稍后所形成的选择线。其中由A-A’线所得的剖面图与图6相同。
请参照图8，移除光致抗蚀剂层216。通过一般的膜沉积、光刻以及各向异性蚀刻在基底200上形成多个字线220a与选择线220b，且各向异性蚀刻持续进行至将导体间隙壁柱212图案化成多个浮置栅极212a与多个选择栅极212b为止。每一字线220a配置在一列浮置栅极212a上且通过栅间介电层214与一列浮置栅极212a分离，选择线220b配置在一列选择栅极212b上且与一列选择栅极212b接触以电性连结。
此后，例如是使用任何已知工艺形成埋入式源极线、分离的漏极区以及位线。由于所属领域的技术人员都熟知此工艺步骤，因此在此不详述说明。
请参照图8，由于为导体间隙壁的浮置栅极212a的顶表面为倾斜的，因此面向字线220a的顶表面的面积总是会大于其面向基底200的底表面的面积。因此，即使当栅间介电层214填满两相对浮置栅极212a的侧壁之间的间隙，也能够得到用以正常操作存储器的充分栅耦合率。因此，不需要像在已知非易失性存储器制造工艺中形成倾斜的浮置栅极，且因此不会遭遇到难以控制浮置栅极的蚀刻工艺的问题，就能够将介于两相对浮置栅极212a之间的第二隔离结构206b的宽度缩小至等于或小于栅间介电层214的两倍厚度，其中介于两相对浮置栅极212a之间的第二隔离结构206b的宽度通常等于突出于基底200的第一隔离结构206a的宽度。
虽然本发明已以实施例披露如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求所界定为准。

Claims (19)

1.一种非易失性存储器的浮置栅极结构，包括导体间隙壁，所述导体间隙壁配置在突出于基底的隔离结构的侧壁上且与所述基底绝缘。
2.如权利要求1所述的非易失性存储器的浮置栅极结构，其中所述导体间隙壁通过隧穿层与所述基底绝缘。
3.如权利要求1所述的非易失性存储器的浮置栅极结构，其中所述非易失性存储器具有小于30纳米的关键尺寸。
4.一种非易失性存储器，包括：
基底；
多个第一隔离结构，配置在所述基底中且突出于所述基底；
多个浮置栅极，其为位于所述第一隔离结构的侧壁上的第一导体间隙壁，其中所述第一隔离结构突出于所述基底；以及
隧穿层，位于每一浮置栅极与所述基底之间。
5.如权利要求4所述的非易失性存储器，还包括多个第二隔离结构，所述第二隔离结构的高度低于所述第一隔离结构的高度，其中
所述浮置栅极在列方向与行方向上排列，
每一所述第一与第二隔离结构在所述行方向上延伸，
所述第一隔离结构与所述第二隔离结构在所述列方向上交替排列，以及
每一第二隔离结构位于两行浮置栅极之间，其中所述两行浮置栅极分别位于两相邻的第一隔离结构的两相对侧壁上。
6.如权利要求4所述的非易失性存储器，还包括一列选择栅极，所述一列选择栅极为位于所述第一隔离结构的所述侧壁上的第二导体间隙壁。
7.如权利要求4所述的非易失性存储器，其中所述非易失性存储器具有小于30纳米的关键尺寸。
8.如权利要求4所述的非易失性存储器，其中所述浮置栅极在列方向与行方向上排列，且每一所述第一隔离结构在所述行方向上延伸，还包括：
多个字线，每一字线配置在一列浮置栅极上；以及
栅间介电层，配置在每一浮置栅极与在所述浮置栅极上的所述字线之间。
9.如权利要求8所述的非易失性存储器，还包括多个第二隔离结构，所述第二隔离结构的高度低于所述第一隔离结构的高度且所述第二隔离结构在所述行方向上延伸，其中
所述第一隔离结构与所述第二隔离结构在所述列方向上交替排列，
每一第二隔离结构位于两行浮置栅极之间，其中所述两行浮置栅极分别位于两相邻的第一隔离结构的两相对侧壁上，以及
每一所述第一与第二隔离结构的宽度等于或小于在所述浮置栅极上的所述栅间介电层的二倍厚度。
10.如权利要求8所述的非易失性存储器，还包括：
一列选择栅极，其为位于所述第一隔离结构的所述侧壁上的第二导体间隙壁，其中所述第一隔离结构突出于所述基底；以及
选择线，配置在所述一列选择栅极上且接触所述一列选择栅极。
11.一种非易失性存储器的制造工艺，包括：
形成多个第一隔离结构，所述第一隔离结构配置在所述基底中且突出于所述基底；
在所述基底上形成隧穿层；以及
形成多个浮置栅极，所述多个浮置栅极为在所述第一隔离结构的侧壁上的第一导体间隙壁，其中所述第一隔离结构突出于所述基底。
12.如权利要求11所述的非易失性存储器的制造工艺，还包括：在形成所述第一隔离结构的步骤中，形成高度低于所述第一隔离结构的多个第二隔离结构，其中
所述浮置栅极在列方向与行方向上排列，
每一所述第一与第二隔离结构在所述行方向上延伸，
所述第一隔离结构与所述第二隔离结构在所述列方向上交替排列，以及
每一第二隔离结构位于两行浮置栅极之间，其中所述两行浮置栅极分别位于两相邻的第一隔离结构的两相对侧壁上。
13.如权利要求12所述的非易失性存储器的制造工艺，其中形成所述第一与所述第二隔离结构的所述步骤包括：
以图案化掩模层为蚀刻掩模，在所述基底中形成多个沟槽，其中所述图案化掩模层中具有对应于所述沟槽的间隙；
以多个绝缘层填满所述沟槽与所述间隙；
使部分所述绝缘层凹陷，因此凹陷的绝缘层与未凹陷的绝缘层交替排列；以及
移除所述图案化掩模层，使所述未凹陷的绝缘层形成所述第一隔离结构且所述凹陷的绝缘层形成所述第二隔离结构。
14.如权利要求11所述的非易失性存储器的制造工艺，还包括：
在形成所述浮置栅极的所述步骤中，在所述第一隔离结构的所述侧壁上形成一列选择栅极，其中所述一列选择栅极为第二导体间隙壁。
15.如权利要求11所述的非易失性存储器的制造工艺，其中所述非易失性存储器具有小于30纳米的关键尺寸。
16.如权利要求11所述的非易失性存储器的制造工艺，其中形成所述浮置栅极的步骤包括：
在所述第一隔离结构的所述侧壁上形成多个导体间隙壁柱，其中所述第一隔离结构突出于所述基底；以及
图案化所述导体间隙壁柱。
17.如权利要求16所述的非易失性存储器的制造工艺，其中所述浮置栅极在列方向与行方向上排列，且每一所述第一隔离结构在所述行方向上延伸，还包括：
在形成所述导体间隙壁柱之后且在图案化所述导体间隙壁柱之前，在所述基底上形成栅间介电层；以及
在所述栅间介电层上形成在所述列方向上延伸的多个字线，
其中沿着所述字线图案化所述导体间隙壁柱，使每一字线配置在一列浮置栅极上。
18.如权利要求17所述的非易失性存储器的制造工艺，还包括：在形成所述第一隔离结构的所述步骤中，形成高度低于所述第一隔离结构且在所述行方向上延伸的多个第二隔离结构，其中
所述第一隔离结构与所述第二隔离结构在所述列方向上交替排列，
每一第二隔离结构位于两行浮置栅极之间，其中所述两行浮置栅极分别位于两相邻的第一隔离结构的两相对侧壁上，以及
每一所述第一与第二隔离结构的宽度等于或小于在所述浮置栅极上的所述栅间介电层的二倍厚度。
19.如权利要求17所述的非易失性存储器的制造工艺，还包括：
在图案化所述导体间隙壁柱的所述步骤中，在突出于所述基底的所述第一隔离结构的所述侧壁上形成一列选择栅极，其中所述一列选择栅极为第二导体间隙壁；
在形成所述栅间介电层的所述步骤之后且在形成所述字线的所述步骤之前，移除位于部分所述导体间隙壁柱上的部分所述栅间介电层，以至少暴露每一所述部分导体间隙壁柱的一部分，其中所述部分导体间隙壁柱预定形成一列选择栅极；以及
在形成所述字线的所述步骤中，形成位于所述部分导体间隙壁柱上且与所述部分导体间隙壁柱接触的选择线，
其中亦沿着所述选择线图案化所述导体间隙壁柱，以同时形成所述一列选择栅极与所述浮置栅极。
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